• 한국재료학회:학술대회논문집
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• 한국재료학회 2011년도 춘계학술발표대회
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• pp.64.1-64.1
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• 2011

LCD 디스플레이 등에 사용되는 글래스 패널 위에 bare si die를 직접 실장하는 COG 플립칩 패키지의 경우 Au 범프와 ITO 패드 간의 전기적 접속 및 접합부 신뢰성 확보를 위해 접속소재로서 ACF (anisotropic conductive film)가 사용되고 있다. 그러나 ACF는 고가이고 접속피치 미세화에 따라 브릿지 형상에 의한 쇼트 등의 문제가 발행할 수 있어 NCP (non-conductive paste)의 상용화가 요구되고 있다. 본 연구에서는 NCP를 적용한 COG 패키지에 있어서 온도, 압력 등의 열압착 본딩 조건과 NCP 물성이 Au-ITO 접합부의 전기적 및 기계적 특성에 미치는 영향을 조사하였다. NCP는 에폭시 레진과 경화제, 촉매제를 사용하여 다양하게 포뮬레이션을 하였고 DSC (Differential Scanning Calorimeter), TGA (Thermogravimetric Analysis), DEA (Dielectric Analysis) 등의 열분석장비를 이용하여 NCP의 물성과 경화 거동을 확인하였다. 테스트 베드는 면적 $5.2{\times}7.2\;mm^2$, 두께 650 ${\mu}m$, 접속피치 200 ${\mu}m$의 Au범프가 형성된 플립칩 실리콘 다이와 접속패드가 ITO로 finish된 글래스 기판을 사용하였다. 글래스 기판과 실리콘 칩은 본딩 전 PVA Tepla사의 Microwave 플라즈마 장비로 Ar, $O_2$ 플라즈마 처리를 하였으며, Panasonic FCB-3 플립칩 본더를 사용하여 본딩하였다. 본딩 후 접합면의 보이드를 평가하고 die 전단강도로 접합강도를 측정하였다.

• 한국정밀공학회:학술대회논문집
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• 한국정밀공학회 2000년도 춘계학술대회 논문집
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• pp.907-911
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• 2000

In this study, a modified model for prediction of cutting force components in down end milling process is presented. Using this cutting force components of 4-tooth endmills with various helix angles have been predicted. Predicted values of cutting force components are well coincide with the measured ones. As helix angle increases overlapping effects of the active cutting edges increase and as a result the amplitudes of cutting force components decrease.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2002년도 하계학술대회 및 세미나
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• pp.17-20
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• 2002

본 논문에서는 세라믹 칩 안테나를 LTCC로 구현하여 다중 대역 특성을 얻는 방법을 제안하고 있다. 휴대용 단말기에 칩 안테나를 내장함으로 물리적 손상을 피하고 위치추적 시스템(GPS) 대역과 단말기 송수신용 대역, 즉 두 대역 이상 사용 가능하고 ${\varepsilon}_r=7.8$인 세라믹 칩 안테나를 LTCC(Low Temperature Co-fired Ceramic)공정을 이용하여 세라믹 칩 내부에 정합 회로를 구현하여 이중 대역 특성을 갖는 구조에 대해 논의하고 있다. 안테나의 전체 크기는 $16mm{\times}4mm{\times}2mm$ 이며 대역폭은 삽입손실 -10dB 기준 대략 1560MHz에서 2160MHz까지 약 600MHz정도이다. 측정은 접지면의 넓이가50mmx50mm이고 두께=0.7874mm, ${\varepsilon}_r=4.6$인 FR4 기판을 이용하여 측정한다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2017년도 춘계학술대회 논문집
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• pp.120.1-120.1
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• 2017

최근 첨단 기능화 되고 있는 반도체의 회로는 증가하고 칩의 브릿지도 점점 증가하고 있다. 반면에 제품은 소형화되고 회로폭은 미세화 하고, 피치는 감소하고 있다. 이에 회로의 정확한 검사를 위해서는 Probe Pin의 신뢰성을 중요시하게 되면서 도금기술의 고품질화가 요구되는 실정이다. 본연구에서는 Probe Pin과 내구성과 금도금 피막의 두께를 확보하여 국산 반도체 검사장비 시장을 선도 할 수 있도록 금도금피막의 두께와 밀착성 확보와 함께 굽힘시험시 박리와 크랙방지를 위한 기초연구를 수행하고자 하였다.

• 대한기계학회논문집
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• 제12권2호
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• pp.252-261
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• 1988

본 연구에서는 강의 2차원 적삭실험을 행하고 칩의 두께측정으로부터 구한 전단각 해에 의한 전단각 값의 비교를 통하여 이들 전단각 해의 한계성을 고찰하였으며,Zorev에 의한 제한된 전단과정과 마찰과정의 상호 의존성에 입각한 정역학적인 평형조건 과 공구경사면에 작용하는 응력분포의 가정하에서 전단각.PHI.의 새로운 해를 유도하고 이의 실현성을 검토하였다.

• 한국원자력학회:학술대회논문집
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• 한국원자력학회 1995년도 춘계학술발표회논문집(2)
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• pp.609-615
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• 1995

Chip machining에 의한 U$_3$Si 분말제조시 절삭가공조건이 분말 입도 분포에 미치는 영향을 조사하기 위하여 U$_3$Si ingot를 선반에서 초경공구를 사용하여 절삭속도 및 이송속도를 변화시키면서 chip을 가공하였고, 가공된 chip의 형상을 광학현미경으로 관찰하고 칩의 크기를 측정하였다. 모든 절삭조건에서 톱니모양의 칩(saw toothed chip)이 형성되었으며, 일정한 절삭속도에서 공구의 이송속도를 변화시켰을 때 이송속도가 증가함에 따라 칩 두께의 증가와 함께 chip segment의 폭도 증가하여 chip segment 의 크기가 뚜렷이 증가함을 보였다. 또한 chip segment의 크기는 절삭속도 보다는 공구의 이송속도에 크게 영향을 받는 것을 알 수 있었고 분말의 입도 분포에도 크게 영향을 미치는 것으로 나타났다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.21-22
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• 2007

내환원성을 가지는 (Ca,Sr)(ZrTi)$O_3$계 C0G 원료와 코어 쉘 구조를 가지는 $BaTiO_3$계 X7R 원료를 적용하여 고압용 적층 칩 캐패시터를 제작하여 내부전극 형상 및 원료에 따른 신뢰성 밑 전기적 특성을 연구하였다. C0G 특성의 원료는 X7R 원료에 비해 단위 두께당 내전압이 감소하는 경향이 적었으며 내전압 특성도 우수하게 나타났다. 또한, 내부 전극 설계에 있어 floating에 따른 영향은 C0G, X7R 특성 원료 모두 향상된 전기적 특성과 신뢰성을 가짐을 확인 할 수 있었다.

• 마이크로전자및패키징학회지
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• 제22권1호
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• pp.75-81
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• 2015

본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.

• 한국정밀공학회지
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• 제21권6호
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• pp.15-21
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• 2004

반도체 제조산업과 나노, 바이오 산업의 비약적 발전에 따라 게이트 산화막(gate oxide)과 같이 반도체 제조공정에서 사용되는 유전체 박막(dielectric film)의 두께는 수 $\mu\textrm{m}$에서 수 nm 에 이르기까지 다양할 뿐 아니라 얇아지고 있으며, 또한 이러한 박막들이 다층으로 복잡하게 적층된 다층 박막의 응용이 높아지는 추세이다. 따라서, 반도체 및 광통신 소자, 발광소자, 바이오 칩 어레이 등과 같은 나노박막을 이용하는 산업에서는 박막의 두께 측정을 더욱 정확하고, 보다 빠르며 효율적으로 측정할 수 있는 박막 두께 측정용 계측기가 요구된다.(중략)

• 한국전자파학회논문지
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• 제24권10호
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• pp.964-970
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• 2013

본 논문은 적층된 칩 사이의 3차원 대역 통과 무선 통신 인터페이스를 제안한다. 제안 방법은 적층된 칩 사이의 작은 커패시턴스를 포함한 3차원 공진기를 이용하여 자주 주파수 발진기(free running oscillator)를 구성하고, 이 발진기를 진폭 변조하여 추가적인 정합회로 없이 수신단에서 포락선 검파를 통해 신호를 검출한다. 제안 방법을 검증하기 위해 110 nm CMOS 공정을 사용하여 송수신 칩을 설계하고, 제작하여 50 ${\mu}m$ 두께의 칩 사이에 2 Gb/s의 데이터 전송 속도를 확인하였다. 제작한 칩은 동작전압 1.2 V를 사용하며, 송수신 칩을 합하여 4.32 mW의 전력을 소모한다. 칩의 크기는 송신단은 0.045 $mm^2$이고, 수신단은 0.029 $mm^2$이다.