• Ceramist
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• v.4 no.6
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• pp.84-90
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• 2001

• Ceramist
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• v.4 no.1
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• pp.26-35
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• 2001

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2002.11a
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• pp.240-243
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• 2002

반도체 소자의 고속화， 고접적화에 따라 집적회로의 최소 선폭이 감소할수록 device 의 신호지연, 잡음 및 전력소모 등이 증가하는 문제점이 있다. 이러한 문제점을 개선하기 위해서 저유전율의 층간 절연막이 절대적으로 필요하다. 본 실험에서는 KrF laser 조사를 이용한 표면개질 방법으로 다공성 절연막의 박막특성의 향상을 시도하였다. 다공성 절연막을 층간 절연막으로 응용할 경우 반도체 공정 적용성을 향상시키기 위하여 다공성 절연막의 표면개질이 필요하다. 표면개질 전후의 유전율 변화는 박막을 MIM구조로 측정하였고 화학 구조의 변화는 time-of flight secondary ion mass spectrometry(TOF-SIMS)를 이용하여 관찰하였다. 다공성 실록샌 물질의 pore로 인해서 생긴 누설전류 및 흡습 문제를 개선시키고 유전율을 감소시킬 수 있는 것을 알 수 있었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.11a
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• pp.169-169
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• 2003

실리콘 절연막은 반도체 및 디스플레이 소자의 gate 절연막과 보호막으로, 그리고 배선공정에서는 층간절연막(ILD, Inter Layer Dielectric)으로 사용하는데, 주로 IPCVD, PECVD, APCVD법에 의하여 증착되고 있다. 그러나 이러한 방법들은 반도체 소자의 고집적화가 진행됨에 따라 증착온도와 step coverage 및 물성 이 문제점으로 대두되고 있다. 이러한 문제점들을 해결할 수 있는 원자층 증착(ALD, Atomic Layer Deposition)기술은 기판 표면에서의 self-limiting reaction을 통해 매우 얇은 박막을 형성할 수 있고, 두께 및 조성 제어를 정확히 할 수 있으며, 복잡한 형상의 기판에서도 우수한 step coverage를 얻을 수 있어 초미세패턴의 형성과 매우 얇은 두께에서 균일한 물리적, 전기적 특성이 요구되는 초미세 반도체 공정에 적합하다. 또 저온에서 증착이 가능해 유리를 기판으로 사용하는 TFT-LCD소자의 gate 절연막에 적용이 가능하다.

• Proceedings of the Korean Ceranic Society Conference
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• 2003.10a
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• pp.150.2-150
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• 2003

• 한국전기화학회:학술대회논문집
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• 1999.04a
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• pp.59-59
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• 1999

• Proceedings of the Korean Society of Precision Engineering Conference
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• 2001.04a
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• pp.1117-1120
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• 2001

Chemical mechanical planarization(CMP) has emerged as the planarization technique of choice in both front-end and back-end integrated circuit manufacturing. Conventional CMP process utilize a polyurethane polishing pad and liquid chemical slurry containing abrasive particles. There have been serious problems in CMP in terms of repeatability and defects in patterned wafers. Since IBM's official announcement on Copper Dual Damascene(Cu2D) technology, the semiconductor world has been engaged in a Cu2D race. Today, even after~3years of extensive R&D work, the End-of-Line(EOL) yields are still too low to allow the transition of technology to manufacturing. One of the reasons behind this is the myriad of defects associated with Cu technology. Especially, dishing and erosion defects increase the resistance because they decrease the interconnection section area, and ultimately reduce the lifetime of the semiconductor. Methods to reduce dishing & erosion have recently been interface hardness of the pad, optimization of the pattern structure as dummy patterns. Dishing & erosion are initially generated an uneven pressure distribution in the materials. These defects are accelerated by free abrasive and chemical etching. Therefore, it is known that dishing & erosion can be reduced by minimizing the abrasive concentration. Minimizing the abrasive concentration by using Ce$O_2$ is the best solution for reducing dishing & erosion and for removal rate. This paper introduce dishing & erosion generating mechanism and a method for developing a semi-rigid abrasive pad to minimize dishing & erosion during CMP.

• Journal of the Korean Vacuum Society
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• v.6 no.4
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• pp.326-336
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• 1997

From the concept that the ion implantation-induced defect is one of the major factors in determining source/drain junction characteristics, high quality ultra-shallow $p^+$-n junctions were formed through the control of ion implantation-induced defects in silicon substrate. In conventional process of the junction formation. $p^+$ source/drain junctions have been formed by $^{49}BF_2^+$ ion implantation followed by the deposition of TEOS(Tetra-Ethyl-Ortho-Silicate) and BPSG(Boro-Phospho-Silicate-Glass) films and subsequent furnace annealing for BPSG reflow. Instead of the conventional process, we proposed a series of new processes for shallow junction formation, which includes the additional low temperature RTA prior to furnace annealing, $^{49}BF_2^+/^{11}B^+$ mixed ion implantation, and the screen oxide removal after ion implantation and subsequent deposition of MTO (Medium Temperature CVD oxide) as an interlayer dielectric. These processes were suggested to enhance the removal of ion implantation-induced defects, resulting in forming high quality shallow junctions.

• Proceedings of the Materials Research Society of Korea Conference
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• 1998.11a
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• pp.41-41
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• 1998

• Proceedings of the Korean Vacuum Society Conference
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• 1999.07a
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• pp.111-111
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• 1999

반도체 소자의 고집적화 및 고속화에 따라 다층 금속배선에서의 RC 지연이 전체 지연의 주된 요소로 되고 있다. 이런 RC 진연을 줄이기 위해서 현재 다층 금속배선의 층간 절연막으로 사용하고 있는 SiO2 박막(k~3.9)을 보다 낮은 유전상수(low-k)를 가지는 물질로 대체할 것이 요구된다. 층간 절연막으로서 가져야 할 가장 중요한 것은 낮은 유전상수와 높은 열적안정성($\geq$45$0^{\circ}C$)이다. 본 연구에서는 Toluene을 precursor로 사용한 PECVD방법으로 low-k 유사중합체 유기박막을 성장시켰으며 부동한 온도에서 성장된 박막의 특성을 비교하여 증착온도가 박막의 특성에 미치는 영향에 대하여 조사하였다. 유사중합체 유기박막은 platinum(Pt)기판과 silicon 기판위에 같이 증착되었다. Precursor는 4$0^{\circ}C$로 유지된 bubbler에 담겨지고 증발된 precursor molecules는 Argon(Ar:99.999%) carrier 가스에 의해 process reactor 내부로 유입된다. Plasma는 RF(13.56MHz generator로 연결된 susceptor 주위에 발생시켰다. Silicon 기판위에 증착한 시편으로 Fourier transform infrared (FTIR) spectra 및 열적 안정성을 측정하였고, Pt 기판위에 증착한 시편으로 Al/유기박막/Pt 구조의 capacitor를 만들어 열적안정성을 측정하였고, Pt 기판위에 증착한 시편으로는 Al/유기박막/Pt 구조의 capacitor를 만들어 K값 및 절연성을 측정하였다. Capacitance는 1MHz 주파수에서 측정하였다. 열적안정성은 30분동안 Ar 분위기에서 annealing하기 전후의 증착막의 두께의 변화를 측정함으로써 조사하였으며 유기박막의 두께는 surface profilometer로 측정하였다. 증착온도가 45$^{\circ}C$에서 15$0^{\circ}C$, 25$0^{\circ}C$로 높아짐에 따라 k값은 높아졌지만 대신 열적안정성은 좋아졌다. plasma power 30W인 경우 45$^{\circ}C$에서 증착했을 때 유전상수는 2.80으로 낮았지만 40$0^{\circ}C$에서 30분 동안 열처리한 후 두께가 49% 감소하였다. 그러나 25$0^{\circ}C$에서 증착했을 때 유전상수는 3.10으로 좀 높아졌지만 열적으로는 40$0^{\circ}C$까지 안정하였으며 45$0^{\circ}C$에서도 두께의 감소는 8%에 불과했다.