• 전기전자학회논문지
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• 제23권3호
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• pp.858-864
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• 2019

본 논문에서는 센서 유틸리티 네트워크에서 센서 노드들 사이의 주파수 차이로 인한 데이터 손실을 제거하기 위한 클록 시스템이 제안된다. 각 센서 노드를 위한 제안된 클록 시스템은 버스트 클록-데이터 복원 회로, 32-위상 클록을 출력하는 디지털 위상 고정 루프, 그리고 프로그래밍 가능한 개방형 루프 분수 분할기를 사용하는 디지털 주파수 합성기로 구성된다. 첫번째 센서 노드에는 버스트 클록-데이터 복원 회로 대신 능동 인덕터를 사용하는 CMOS 발진기가 사용된다. 제안된 클록 시스템은 1.2 V 공급 전압을 이용하는 65nm CMOS 공정에서 설계된다. 센서 노드들 사이의 주파수 오류가 1%일 때, 제안하는 버스트 클록-데이터 복원 회로는 기준 클록으로 5Mbps 데이터 속도에 대해 64배 체배된 주파수를 가짐으로 4.95 ns의 시간지터를 가진다. 설계된 디지털 주파수 합성기의 주파수 변경은 100 kHz에서 320 MHz의 주파수 범위에서 출력 클록의 한 주기 내에 수행된다.

• 전자공학회논문지
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• 제53권5호
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• pp.77-86
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• 2016

본 논문에서는 full / half-rate의 이중 모드로 동작하는 기준 클록을 사용하지 않는 클록 데이터 복원 회로와 그 동작 알고리즘에 관하여 기술한다. 클록 데이터 복원 회로는 주파수 검출기, 위상 검출기, 차지 펌프 및 루프 필터, 그리고 전압 제어 발진기와 알고리즘 구현을 위한 디지털 블록으로 구성되어 있다. 주파수 검출기와 위상 검출기는 클록 데이터 복원 회로의 이중 모드 기능을 위하여 full / half-rate에서 동작하며 주파수 검출기는 이에 더해 일반 주파수 검출기의 불감대 영역에서도 데이터 전송률과 클록 주파수 차이를 판별할 수 있다. 제안한 이중 모드 클록 데이터 복원 회로를 시뮬레이션을 통해 검증한 결과 클록 데이터 복원에 전체 1.2-1.3 us의 동기화 시간이 소요되었으며, 0.5-UI 지터를 인가하였을 때 full-rate (2.7 Gb/s)와 half-rate (5.4 Gb/s) 모드에서 모두 안정적으로 클록 데이터를 복원한다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.68-75
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• 2009

본 논문에서는 이중 보간 방식을 기반으로 1/4-rate 클록을 이용하는 효율적인 CDR을 제안하였다. 제안한 CDR은 다채널 송수신기에서 다중 위상 클록을 이용하여 클록 주파수를 줄일 경우 필요한 클록의 수가 증가하여 이들 클록을 공급할 때 소모되는 전력과 하드웨어적 부담이 증가한다는 단점을 극복하는 것을 목표로 설계되었다. 이를 위해 1/2-rate 클록 방식과 동일한 공급 클록 수를 유지하면서 각각의 복원부에서 추가로 필요한 클록을 플립플롭을 이용하지 않고 인버터만으로 생성하였다. 이로 인해 보다 높은 전송률의 요구 시 장애 요인 중 하나인 클록 생성기의 주파수를 낮추어 고속 전송을 가능케 하였으며, 공급 클록의 수를 증가시키지 않고 1/4-rate 주파수의 클록을 이용함으로써 CDR을 저전력화하였다.

• 한국음향학회지
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• 제17권8호
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• pp.103-109
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• 1998

디지털신호의 변조에는 기본적으로 진폭 편이 변조(ASK: Amplitude-Shift Keying), 주파수 편이 변조(FSK: Frequency-Shift Keying), 위상 편이 변조(PSK: Phase-Shift Keying) 등의 세 가지 방법이 있다. 본 논문에서는 표본클록 합성계수 방식에 관한 이론을 고찰하고, 클록초기치 누적방식의 DDFS를 이용하여 위에서 언급한 변조방법을 실현할 수 있는 주파수 도약 대역 확산 통신에 적합한 변조기를 구현하였다. 또한, 합성된 출력주파수 의 정현파형에 대한 스펙트럼 분석과 PN(Pseudo Noise) 부호를 사용한 순시적인 주파수 도 약 상태, 위상제어의 가능성 등을 확인한 결과 실험으로부터 다음과 같은 결과를 얻었다. 첫 째, 합성된 출력주파수는 주파수 Index에 따라 기준주파수에 정확히 정수배가 되며, 둘째, 합성된 정현파형의 스펙트럼으로 기본파와 여러 고조파의 크기를 비교하여 본 결과 50[dB] 이상의 차이가 남으로서 고조파 성분들이 상당히 감소되었음을 확인하였고, 셋째, PN 코드 를 사용하여 순시적인 주파수 도약 상태를 확인하여 본 결과 스위칭 시간이 빠르기 때문에 주파수 도약 특성이 뛰어남을 알 수 있었으며 또한, 누산기의 set/reset 상태를 변화시킴에 따라 위상이 제어됨을 입증하였다.

• 대한전자공학회논문지SD
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• 제43권10호
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• pp.28-33
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• 2006

본 논문은 시리얼 링크를 위한 레퍼런스 클록이 없고 4x 오버샘플링 방식의 위상 및 주파수 검출기 구조를 갖는 하프 레이트 클록 및 데이터 복원 회로를 제안하였다. 위상 검출기는 4개의 업/다운 신호를 생성함으로써 위상 에러를 검출하고, 주파수 검출기는 위상 검출기 출력에 의해 만들어진 업/다운 신호를 이용하여 주파수 에러를 검출한다. 그리고 위상 검출기와 주파수 검출기의 여섯 개 신호는 전하 펌프로 흘러 들어가는 전류의 양을 조절한다. 네 개의 차동 버퍼로 구성된 VCO는 4x 오배샘플링을 위한 8개의 클록을 생성한다. 0.18um CMOS 공정을 사용하였고, 실험 결과 제안된 회로는 3.125Gbps의 속도로 클록과 데이터를 복원해 낼 수 있었다. 제안된 구조의 PD와 FD를 사용하여 24%의 넓은 트래킹 주파수 범위를 가진다. 측정된 클록의 지터(p-p)는 약 14ps였다. CDR은 1.8v의 단일 전원 공급기를 사용하였고, 전력소모는 약 140mW이다.

• 한국정보통신학회논문지
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• 제18권2호
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• pp.408-414
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• 2014

본 논문에서는 125 MHz 목표 주파수의 51-위상 출력 클록을 가지는 전하 펌프 위상 고정 루프(PLL)를 제안한다. 제안된 위상 고정 루프는 51-위상 클록을 출력하면서 최대 동작 주파수를 확보하기 위해 세 개의 전압 제어 발진기(VCO)를 사용한다. 17 단의 지연 소자는 각각의 전압 제어 발진기를 구성하며, 51-위상 클록 사이의 위상 오차를 줄이는 저항 평준화 구조는 세 개의 전압 제어 발진기를 결합시킨다. 제안된 위상 고정 루프는 공급전압 1.0 V의 65 nm 1-poly 9-metal CMOS 공정을 사용한다. 동작 주파수 125 MHz에서 시뮬레이션된 출력 클록의 peak-to-peak 지터는 0.82 ps이다. 51-위상 출력 클록의 차동 비선형성(DNL)과 적분 비선형성(INL)은 각각 -0.013/+0.012 LSB와 -0.033/+0.041 LSB이다. 동작 주파수 범위는 15 ~ 210 MHz이다. 구현된 위상 고정 루프의 면적과 전력 소모는 각각 $580{\times}160{\mu}m^2$과 3.48 mW이다.

• 전자공학회논문지
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• 제51권1호
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• pp.97-103
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• 2014

본 논문에서는 1/8-rate 위상검출기를 이용한 클록-데이터 복원회로를 제안한다. 기존의 full-rate 또는 half-rate 위상검출기의 사용은 동일 데이터 속도에서 복원된 클록의 주파수가 상대적으로 높아야 하므로 샘플링회로와 VCO의 설계에 부담으로 작용한다. 본 논문에서는 복원된 클록의 주파수를 낮추기 위해 1/8-rate 클록을 사용할 수 있는 위상검출기를 구성하고 Linear equalizer를 위상검출기 입력에 사용하여 복원된 클록의 지터를 감소시켰다. 테스트 칩은 0.13-${\mu}m$ CMOS 공정으로 제작되었고 입력은 3-Gb/s PRBS 데이터 패턴, 동작전압은 1.2-V에서 측정되었다.

• 대한전자공학회논문지SD
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• 제42권11호
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• pp.9-16
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• 2005

이 논문에서는 다중 동작 주파수를 갖는 고성능 저전력 SoC에 사용 가능한 광대역 입출력 주파수를 지원하는 프로그램머블 PLL 기반의 클록킹 회로을 제안하였다. 제안된 클록 시스템은 이중 전하펌프를 이용 locking 시간을 감소시켰고, 광대역 주파영역에서 동작이 가능하도록 하였다. 칩의 저 전력 동작을 위해 동작 대기모드 시에 불필요한 PLL 회로를 지속적으로 동작시키지 않고 relocking 정보를 DAC를 통해 보존하고 불필요한 동작을 억제하였고, 대기모드에서 빠져나온 후 tracking ADC(Analog to Digital Converter)를 이용하여 빠른 relocking이 가능하도록 설계하였다. 또한 프로그램머블하게 출력 주파수를 선택하게 하는 구조를 선택하여 저 전력으로 최적화된 동작 주파수를 지원하기 위한 DFS(Dynamic frequency scaling) 동작이 가능하도록 클록 시스템을 설계하였다. 제안된 PLL 기반의 클록 시스템은 $0.35{\mu}m$ CMOS 공정으로 구현하였으며 2.3V의 공급전압에서 $0.85{\mu}sec\~1.3{\mu}sec$($24\~26$사이클)의 relocking 시간을 가지며, 파워다운 모드 적용 시 PLL의 파워소모는 라킹 모드에 비해 $95\%$이상 절감된다. 또한 제안된 PLL은 프로그래머블 주파수 분주기를 이용하여 다중 IP 시스템에서의 다양한 클록 도메인을 위해 $81MHz\~556MHz$의 넓은 동작 주파수를 갖는다.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 대한전자공학회논문지SD
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• 제45권2호
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• pp.130-134
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• 2008

본 논문에서는 1/4-레이트 기법을 사용한 클록 데이터 복원회로를 제안하였다. 제안한 클록 데이터 복원회로를 사용함에 따라 VCO의 발진 주파수를 낮추므로 고속 동작에 유리하다. 제안된 클록 데이터 복원회로는 기존 클록 데이터 복원회로 보다 낮은 지터 특성과 넓은 풀인(pull-in) 범위를 갖는다. 제안된 클록 데이터 복원회로는 1/4-레이트 뱅-뱅 형태의 오버샘플링 위상 검출기, 1/4-레이트 주파수 검출기, 2개의 전하펌프 회로와 저역 통과 필터 그리고 링 VCO회로로 구성되어 있다. 제안된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS 공정으로 설계되었고, 칩 면적과 전력 소모는 $1{\times}1mm^2$, 98 mW 이다.