• 한국항행학회논문지
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• 제15권4호
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• pp.596-601
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• 2011

본 논문에서는 간단한 회로구조와 높은 효율을 갖는 스위칭 방식의 E급 주파수 체배기에 대한 연구를 수행하였다. 주파수 체배는 능동소자의 비선형성에 의해 발생하는데 본 논문에서는 FET 능동소자를 간단한 스위치 및 기생소자 성분 모델로 근사하여 특성을 해석하고자 하였다. FET를 입력에 의해 동작하는 스위치 및 기생소자로 모델링하고 E급 주파수 체배기의 정합소자 값을 유도하였다. ADS시뮬레이터를 이용하여 출력 전압과 전류 파형 및 효율을 시뮬레이션하고 기생성분에 따른 변화를 연구하였다. 기생 커패시턴스, 저항, 인덕턴스에 의한 영향을 시뮬레이션하였으며 입력주파수 2.9GHz, 바이어스전압 2V일 때, 출력주파수 5.8GHz에서 기생커패시턴스가 0pF에서 1pF으로 변화함에 따라 드레인효율은 98%에서 28%로 감소하여 기생커패시턴스 CP가 FET의 기생 성분 중 가장 큰 영향을 끼친 것을 확인했다.

• 대한전자공학회논문지
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• 제5권1호
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• pp.66-72
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• 1968

• 한국통신학회:학술대회논문집
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• 한국통신학회 1998년도 추계종합학술발표회 논문집(상)
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• pp.731-735
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• 1998

• 한국통신학회:학술대회논문집
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• 한국통신학회 1993년도 추계종합학술발표회 논문집
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• pp.341-344
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• 1993

• 지능정보통신
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• 제4권2호
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• pp.52-57
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• 2003

• 대한전자공학회논문지TC
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• 제41권10호
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• pp.109-117
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• 2004

본 논문에서는 VCDRO, GaAs MESFET, 반사기 등을 이용하여 주파수 체배기 형테로 구성한 K-대역 국부발진기를 설계하고 제작하여 특성을 실험하였다. VCDRO은 위상잡음특성을 개선하기 위하여 저잡음 특성을 가지며 플리커 잡음이 적은 MESFET를 선택하였으며 Q값이 큰 유전체 공진기를 사용하여 선택도를 높였다. 특히, 제안된 주파수 체배기는 반사기와 대역저지필터를 사용함으로써, 일반적인 체배기에 비해 회로의 크기를 줄이고, 고조파 억압특성을 개선했을 뿐만 아니라 더 좋은 변환이득을 얻었다. 제작된 VCDRO의 특성을 측정한 결과, 중심 주파수 12.05 Uh에서 5.8 dRm의 출력 전력과 -37.98 dBc의 고조파 억압, 100 Khz offest 주파수에서 -114 dBc의 위상잡음 특성을 얻을 수 있었으며, 주파수 체배기의 특성을 측정한 결과, 5.8 dBm의 입력신호에 대해 출력 주파수인 24.10 GHz에서 출력 전력은 1.755 dBm이고, 변환이득은 1.482 dB, 고조파 억압은 -33.09 dBc, 100 kHz offset 주파수에서 -98.23dBc의 위상잡음 특성을 얻었다. 주파수 체배 기법을 이용하여 제작된 발진기는 K-대역에서 국부발진기로 이용될 수 있음을 확인하였다.

• 한국전자파학회논문지
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• 제21권2호
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• pp.208-217
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• 2010

본 논문에서는 주파수 체배기와 위상 동기화 회로(Phase-Locked Loop: PLL)를 이용한 주파수 합성기를 이용한 10 GHz 대역에서 동작하는 생체 신호 레이더를 제안하였다. 제안된 10 GHz 대역 생체 레이더는 2.5 GHz 전압 제어 발진기와 PLL을 이용하여 발생된 위상 잡음 특성이 매우 뛰어나고 안정적인 정현 신호를 이용하여 뛰어난 생체 신호 검출 성능을 보인다. 또한 10 GHz 대역에서 PLL을 구현하기 어려운 점을 해결하기 위하여 2.5 GHz 대역에서 PLL을 이용하여 발생된 신호를 주파수 체배기를 이용하여 10 GHz 대역 신호를 발생시키는 방법을 제안하였다. 본 논문에서는 제안된 구조의 생체 레이더의 잡음 특성을 이론적으로 분석하여 제안된 구조의 타당성을 검증하였다. 실험 결과 100 cm까지 매우 우수한 생체 신호 검출이 가능하였으며, 이로서 제안된 구조의 10 GHz 대역의 생체 레이더의 타당성을 확인하였다.

• 한국전자파학회논문지
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• 제19권7호
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• pp.771-777
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• 2008

본 논문에서는 변형된 시간 지연 기법을 이용한 마이크로파 2차 주파수 체배기가 제안되었다. 제안된 주파수 체배기에서는 입력 신호와 지연된 신호 사이에 발생하는 군지연 시간 부정합을 전압 제어 지연 선로(VCDL)를 이용하여 보상하였다. 가변 슈미트 트리거를 이용한 군지연 시간 정합과 신호 파형의 성형(waveform shaping)으로 인해 원하지 않는 기본 주파수($f_0$)와 3, 4차 고조파 성분들이 충분히 제거할 수 있었다. 결과적으로 출력 단자에서는 오직 2 체배된 주파수 성분($2f_0$)만이 우세하게 나타난다 제안된 주파수 체배기는 1.15 GHz의 기본 주파수에서 설계되었고 TSMC 0.18 $\mu m$ 공정을 이용하여 제작되었다. 입력 신호 전력을 0 dBm 인가하였을 때, 2차 체배된 출력 주파수 성분의 측정된 전력은 2.57 dBm이었다. 2차 체배된 주파수 성분에 대해 $f_0,\;3f_0$, 그리고 $4f_0$ 성분의 제거율은 각각 43.65, 38.65, 그리고 35.59 dB이다.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.16-21
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• 2007

본 논문은 기존의 전압 체배기를 개선하여, 전압발생 효율과 전류 구동능력을 향상시킨 이중 경로 전파 전압 체배기를 제안하고 제작하여 특성을 측정하였다. 제안된 회로는 종래의 회로에 비하여 4개의 다이오드가 추가로 필요하나, 이로 인한 면적증가는 무시할 수 있는 수준이다. 시뮬레이션 결과에 의하면, 제안된 회로의 출력 전력은 종래회로에 비하여 약 2배 정도 향상되었다. 제작된 칩의 측정결과로부터 제안된 회로의 전압이득은 부하전류를 구동하지 않는 조건에서, 종래 회로보다 약 51% 정도 향상되었다. 제안된 회로는 UHF 대역 주파수 이상의 RFID 태그와 수동형 센서의 전압 체배기로써 사용하기에 적합하다.

• 한국정보통신학회논문지
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• 제8권6호
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• pp.1153-1157
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• 2004

본 논문에서는 DLL(delay locked loop)에서의 프로그램 가능한 새로운 주파수 합성기를 제안하고자 한다. 일반적으로 주파수를 합성하기 위해서 PLL(phase locked loop)이 많이 이용되어 왔으며, locking 시간이 빠른 DLL 역시 주파수 합성에 이용되고 있다. 하지만 DLL의 경우 주파수를 합성하기 위해서는 따로 주파수를 체배하는 블록이 필요하다. 기존의 DLL에서 사용된 주파수 체배기는 주파수를 체배하는 배수가 한번 정해지면 바꿀 수 없다는 단점이 있다. 그러나 본 논문에서 제안하는 체배기는 입력주파수에 대해서 6배에서 10배까지 선형적으로 주파수를 체배할 수 있다. 제안된 DLL의 동작 주파수 범위는 600MHz에서 1GHz까지 이다. $0.35-\mu\textrm{m}$ CMOS 공정을 이용해 HSPICE simulation 하여 동작을 검증하였다.