• Journal of the Korean Institute of Telematics and Electronics A
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• v.29A no.9
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• pp.85-93
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• 1992

In this paper, the new timing optimization algorithm for combinational networks is proposed. First, we introduce the concept of P-path redundancy which is the extension of redundancy concept used in the testing of combinational networks. In this approach, the critical delay is minimized by removing the P-path redundant side inputs of the critical path, and more accurate timing optimization is possible by systematically considering the statically unsensitizable paths as well as the statically sensitizable paths. It's possible with all previous longest path based approaches that the critical delay of resulting network after timing optimization may be even increased. However, the proposed method guarantees to exclude such a possibility, and can be applied to optimize the timing of combinational networks in technology independent, and dependent phase.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.22 no.8
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• pp.1613-1621
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• 1997

Many studies on internal data expression to process logic functions efficiently on computer have been doing actively. In this paper, we propose an efficient logic function manipulation system made on the Objected-Oriented manner, where Binary Decision Diagrams(BDD's) are adopted for internal data espressionof logic functions. Thus it is easy to make BDD's presenting combinational problems. Also, we propose a method of applying filtering function for reducing the size of BDD's instead of attributed bits, and add it to the mainpultion system. As a resutls, the space of address is expanded so that the number of node that can be used in the mainpulation system is increased up to 2/sup 27/. Finally, we apply the implemented system to One-Shot state assignment problems of asynchronous sequential circuits and show that it is efficient for the filtering method to reduce the size of BDD's.

• Proceedings of the Korea Information Processing Society Conference
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• 2019.10a
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• pp.499-501
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• 2019

스도쿠는 다양한 연령대의 사람들에게 인기있는 논리 기반 조합 퍼즐 게임입니다. 이러한 인기로 인해 다양한 수준의 난이도로 스도쿠 퍼즐을 생성하고 해결하기 위해 컴퓨터 소프트웨어가 개발되고 있습니다. 본 논문은 유전자 알고리즘 (Genetic Algorithm)을 이용하여 스도쿠 퍼즐의 해결 및 스도쿠 퍼즐의 난이도를 평가하는 문제를 연구한다. 유전자 알고리즘이 수행되는 동안 적합도 함수가 수렴되는 시간이 길수록 퍼즐의 난이도가 높을 것이라는 가정한다. 본 논문에서는 유전자 알고리즘을 이용하여 스도쿠 퍼즐을 해결하는 알고리즘을 개발하고, 스도쿠 퍼즐 제작자들에 의해 난이도가 정해진 실제 스도쿠 퍼즐을 개발된 알고리즘으로 해결하는데 시간을 측정한다. 측정된 시간과 퍼즐 문제의 상관 관계를 분석하여 가정을 검증한다. 실험결과에서 알고리즘의 실행시간과 퍼즐의 난이도에는 유의미한 상관관계가 있음을 보였다.

• Proceedings of the Korean Society of Computer Information Conference
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• 2020.07a
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• pp.359-362
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• 2020

본 연구에서는 설명 문장 생성을 통한 해석 가능한 시각적 질의응답 모델을 설계하고 학습 방법을 제시한다. 설명 문장은 시각적 질의응답 모델이 응답을 예측하는 데에 필요한 이미지 및 질문 정보와 적절한 논리적인 정보의 조합 및 정답 추론 과정이 함의되어 있을 것으로 기대한다. 설명 문장 생성 과정이 포함된 시각적 질의응답의 기본적인 모델을 기반으로 여러 가지 학습방법을 통해 설명 문장 생성 과정과 응답 예측 과정간의 상호관계를 분석한다. 이러한 상호작용을 적극적으로 활용할 수 있는 보다 개선 시각적 질의응답 모델을 제안한다. 또한 학습한 결과를 바탕으로 설명 문장의 특성을 활용하여 시각적 질의응답 추론 과정을 개선함으로써 시각적 질의응답 모델의 발전 방향을 논의한다. 본 실험을 통해서 응답 예측에 적절한 설명 문장을 제시하는 해석 가능한 시각적 질의응답 모델을 제공한다.

• Journal of the Korean Institute of Telematics and Electronics T
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• v.36T no.4
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• pp.71-81
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• 1999

We propose a new CPLD(Complexity Programmable Logic Device) technology mapping algorithm improving run-time under time constraint. In our technology mapping algorithm, a given logic equation is constructed as the DAG(Directed Acyclic Graph) type, then the DAG is reconstructed by replicating the node that outdegree is more than or equal to 2. As a result, it makes delay time and the number of CLBs, run-time to be minimized. Also, after the number of multi-level is defined and cost of each nodes is calculated, the graph is partitioned in order to fit to k that is the number of OR term within CLB. The partitioned nodes are merged through collapsing and bin packing is performed in order to fit to the number of OR term within CLB(Configurable Logic Block). In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces run-time and the number of CLBs much more than the TEMPLA.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.4
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• pp.80-89
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• 2000

In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the$^1$costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that it fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs by 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.

• The Transactions of the Korea Information Processing Society
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• v.7 no.1
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• pp.224-234
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• 2000

In this paper, we propose a new CPLD technology mapping algorithm for sequential circuit under time constraints. The algorithm detects feedbacks of sequential circuit, separate each feedback variables into immediate input variable, and represent combinational part into DAG. Also, among the nodes of the DAG, the nodes that the number of outdegree is more than or equal to 2 is not separated, but replicated from the DAG, and reconstructed to fanout-free-tree. To use this construction method is for reason that area is less consumed than the TEMPLA algorithm to implement circuits, and process time is improved rather than TMCPLD within given time constraint. Using time constraint and delay of device the number of partitionable multi-level is defined, the number of OR terms that the initial costs of each nodes is set to and total costs that the costs is set to after merging nodes is calculated, and the nodes that the number of OR terms of CLBs that construct CPLD is excessed is partitioned and is reconstructed as subgraphs. The nodes in the partitioned subgraphs is merged through collapsing, and the collapsed equations is performed by bin packing so that if fit to the number of OR terms in the CLBs of a given device. In the results of experiments to MCNC circuits for logic synthesis benchmark, we can shows that proposed technology mapping algorithm reduces the number of CLBs bu 15.58% rather than the TEMPLA, and reduces process time rather than the TMCPLD.

• Korean Journal of Logic
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• v.5 no.2
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• pp.39-66
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• 2002

일반적으로 엄밀한 방법을 통하여 증명되었다고 말해지는 괴델의 불완전성 정리는 일련의 전제와 배경지식이 요구된다고 하겠다. 이들 중에서 무엇보다도 중요한 것은 정리의 증명에 사용되는 메타언어상의 수학적 참에 대한 개념이다. 일단 확인할 수 있는 것은 "증명도, 반증도 되지 않지만 참인 산수문장의 존재"라는 불완전성 정리의 내용에서 괴델이 가정하고 있는 수학적 참의 개념이 구문론적인 증명개념으로부터 완전히 독립되어야 한다는 점이다. 문제는 그가 가정하고 있는 수학적 참의 개념이 도대체 무엇이어야만 하겠는가라는 점이다. 이 논문은 이 질문과 관련하여 내용적으로 3부분으로 나누어 질 수 있다. I. 괴델의 정리의 증명에 필요한 전제들 및 표의 도움을 얻어 자세히 제시되는 증명과정의 개략도를 통해 문제의 지형도를 조감하였다. II, III. 비트겐슈타인의 괴델비판을 중심으로, "일련의 글자꼴이 산수문장이다"라는 주장의 의미에 대한 상식적 비판 및 해석에 바탕을 둔 모형이론에 대한 대안제시를 통하여 괴델의 정리를 증명하기 위해 필요한 산수적 참에 관한 전제가 결코 "확보된 것이 아니다"라는 점을 밝혔다. IV. 괴델의 정리에 대한 앞의 비판이 초수학적 전제에 대한 것이라면, 3번째 부분에서는 공리체계에서 생성 가능한 표현의 증명여부와 관련된 쌍조건문이 그 도입에 필수적인 괴델화가 갖는 임의성으로 인해 양쪽의 문장의 참, 거짓 여부가 서로 독립적으로 판단 가능하여야만 한다는 점에(외재적 관계!) 착안하여 궁극적으로 자기 자신의 증명여부를 판단하게 되는 한계상황에 도달할 경우(대각화와 관련된 표 참조) 그 독립성이 상실됨으로 인해 사실상 기능이 정지되어야만 한다는 점, 그럼에도 불구하고 이 한계상황을 간파할 경우(내재적 관계로 바뀜!)항상 순환논법을 피할 수 없다는 점을 밝혔다. 비유적으로 거울이 모든 것을 비출 수 있어도 자기 스스로를 비출 수 없다는 점과 같으며, 공리체계 내 표현의 증명여부를 그 체계내의 표현으로 판별하는 괴델의 거울 역시 스스로를 비출 수는 없다는 점을 밝혔다. 따라서 괴델문장이 산수문장에 속한다는 믿음은, 그 문장의 증명, 반증 여부도 아니고 또 그 문장의 사용에서 오는 것도 아니고, 플라톤적 수의 세계에 대한 그 어떤 직관에서 나오는 것도 아니다. 사실상 구문론적 측면을 제외하고는 그 어떤 것으로부터도 괴델문장이 산수문장이라는 근거는 없다. 그럼에도 불구하고 괴델문장을 산수문장으로 볼 경우(괴델의 정리의 증명과정이라는 마술을 통해!), 그것은 확보된 구성요소로부터 조합된 문장이 아니라 전체가 서로 분리불가능한 하나의 그림이라고 보아야한다. 이것은 비트겐슈타인이 공리를 그림이라고 본 것과 완전히 일치하는 맥락이다. 바론 그런 점에서 괴델문장은 새로운 공리로 도입된 것과 사실은 다름이 없다.

• The Transactions of the Korea Information Processing Society
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• v.3 no.7
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• pp.1697-1706
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• 1996

This paper presents the design and the implementation of a MissCW(Multi user Interactive System for Synchronous Collaborative Writing). The document model DMDA(Distributed Multimedia Document Architecture) of MissCW consists of the logical structure, presentation style object, and mark object. The windows. The collaborative editor of this system proposes a structure oriented editing mechanism to combine distrbuted objects into one document. The middleware SOM(Shared Object Manager) maintains shared objects consistently and helps application programs use objects efficiently. The infrastructure of this system is a hybrid structure of replicated and centralized architectures, that is to maintain shared objects consistently inside of SOM and to reduce the overhead of network traffic. The central part is a virtual node which corresponds to the Object Controller of SOMwith the SOT(Shared Objet Table).

• The Transactions of the Korea Information Processing Society
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• v.7 no.8
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• pp.2528-2535
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• 2000

Technology mapping is a part of VLSI CAD system, where circuits in logical level are mapped into circuits in physical level. The performance of technology mapping system is evaluatecJ by the delay and area of the resulting circuits. In the sequential circuits, the delay of the circuit is decided by the maximal delay between registers. In this work, we introduce an FPGA mapping algorithm improved by retiming technique used in constructive level and iterative level, and by fuzzy logic technique. Initial circuit is mapped into an FPGA circuit by constructive manner and improved by iterative retiming. Criteria given to the initial circuit are structured hierarchically by decision-making functions of fuzzy logic. The proposed system shows better results than previous systems by the experiments with MCNC benchmarkers.