• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.83-94
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• 2003

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB(Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6＋4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45m W로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100㎒ 샘플링 클럭 주파수와 10㎒ 입력 신호 주파수에서 SFDR은 약 65㏈로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350㎛ × 750 ㎛ 의 면적을 갖는다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.106-114
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• 2010

본 논문은 기가 스케일 System on Chip(SoC)를 위한 통합 설계 및 검증 플랫폼을 제안한다. VLSI 집적도의 발달로 그 복잡도가 증가하여 기존의 RTL 설계 방식으로는 그 생산성 차이(Production Gap)를 극복할 수 없게 되었다. 또한, 검증 차이(Verification Gap)의 증가로 검증 방법론에도 커다란 변혁이 필요하게 되었다. 본 플랫폼은 기존의 상위 수준 합성을 포함하며, 그 결과물을 이용하여 저 전력 설계의 전원 인식 검증 플랫폼과 검증 자동화를 개발하였다. 상위 수준 합성 시 사용되는 Control and Data Row Graph (CDFG)와 고 입력인 상위 수준 언어와 RTL를 기반으로 한 검증 플랫폼 자동화와 전원 인식 검증 방법론을 개발하였다. 검증 플랫폼에는 자동 검사 기능을 포함하고 있으며 Coverage Driven Verification을 채택하고 있다. 특히 전원 인식 검증을 위하여 개발된 조건 랜덤 벡터 생성 알고리듬을 사용하여 랜덤 벡터의 개수를 최소 5.75배 감소시키는 효과를 가져왔고, 전원과 전원 셀에 대한 모델링 기법을 이용하여 일반적인 로직 시뮬레이터 툴을 통해서도 전원 인식 검증을 가능하게 하였다. 이러한 통합된 설계 및 검증 플랫폼은 시스템 수준의 설계에서 검증, 합성에 이르는 전 설계 흐름을 완전 자동화 하여 상위 수준의 설계와 검증을 가능하게 하고 있다.

• 대한전자공학회논문지SD
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• 제48권2호
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• pp.7-13
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• 2011

본 논문에서는 디지털 위상고정루프(All-digital PLL)를 구성하는 핵심 블록인 시간-디지털 변환기(Time-to-Digital Converter)를 제안하고 구현하였다. 본 연구에서는 게이티드 링 오실레이터 시간-디지털 변환기(GRO-TDC)의 기본 구조에 버니어 지연단(VDL)을 이용하여 다중 위상을 얻음으로써 보다 높은 해상도를 얻을 수 있는 구조를 제안하였다. 게이티드 링 오실레이터(GRO)는 총 7개의 지연셀을 사용하였고, 버니어 지연단(VDL) 3단을 이용하여 총 21개의 다중 위상을 사용하여 시간-디지털 변환기(TDC)를 설계하였다. 제안한 회로는 $0.13{\mu}m$ 1P-6M CMOS 공정을 사용하여 설계 및 구현하였다. 측정결과, 제안한 시간-디지털 변환기(TDC)의 최대 입력 주파수는 100MHz이고, 해상도는 26ps로 측정되었으며, 출력은 8-비트이며, 검출이 가능한 최대 위상 차이는 5ns의 위상 차이까지 검출이 가능하였다. 전력 소비는 측정된 Enable 신호의 크기에 따라 최소 8.4mW에서 최대 12.7mW로 측정되었다.

• 전기전자학회논문지
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• 제20권3호
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• pp.220-225
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• 2016

본 논문은 전류 센싱 FET가 내장되어 있고 온-저항이 낮으며 고전류 구동이 가능한 트렌치 게이트 고 전력 MOSFET를 제안하고 전기적 특성을 분석하였다. 트렌치 게이트 전력 소자는 트렌치 폭 $0.6{\mu}m$, 셀 피치 $3.0{\mu}m$로 제작하였으며 내장된 전류 센싱 FET는 주 전력 MOSFET와 같은 구조이다. 트렌치 게이트 MOSFET의 집적도와 신뢰성을 향상시키기 위하여 자체 정렬 트렌치 식각 기술과 수소 어닐링 기술을 적용하였다. 또한, 문턱전압을 낮게 유지하고 게이트 산화막의 신뢰성을 증가시키기 위하여 열 산화막과 CVD 산화막을 결합한 적층 게이트 산화막 구조를 적용하였다. 실험결과 고밀도 트렌치 게이트 소자의 온-저항은 $24m{\Omega}$, 항복 전압은 100 V로 측정되었다. 측정한 전류 센싱 비율은 약 70 정도이며 게이트 전압변화에 대한 전류 센싱 변화율은 약 5.6 % 이하로 나타났다.

• 마이크로전자및패키징학회지
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• 제23권3호
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• pp.57-61
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• 2016

$Cu(In,Ga)Se_2$ (CIGS) 휨성 태양전지의 셀을 보호하기 위하여 스프레이 코팅방법에 의해 수분과 공기로부터의 보호막을 형성하고 그 전기적, 광학적 특성을 평가하였다. 일반적으로 CIGS 휨성 태양전지의 소자층을 보호하기 위해서 EVA(ethylene-vinyl acetate) 필름을 라미네이션 장비를 통하여 여러 겹 보호막을 형성함으로써 복잡한 공정으로 인해 원가상승의 요인으로서 작용한다. 본 연구는 휨성 CIGS 태양전지의 보호막을 라미네이션 박막공정 대신에 간단한 스프레이 코팅공정을 통한 패시베이션(passivation) 박막층을 형성함으로써 CIGS 태양전지 무게의 경량화와 공정시간 단축 연구를 진행하였다. 패시베이션 박막층으로는 PVA(polyvinyl alcohol), SA(sodium alginate) 물질에 $Al_2O_3$ 나노 입자를 첨가하여 유 무기 복합 용액을 사용하였다. 스프레이 코팅된 소자에 비해 에너지 변환 효율특성 62.891 gm/[$m^2-day$]의 비교적 양호한 습기 차단 특성을 나타내었다.

• 한국정보전자통신기술학회논문지
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• 제10권6호
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• pp.558-569
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• 2017

본 논문에서는 MCU 내장형 1.5V 단일전원 256Kb EEPROM IP는 배터리 응용을 위해 설계되었다. 기존의 body-potential 바이어싱 회로를 사용하는 cross-coupled VPP (Boosted Voltage) 전하펌프회로는 erase와 program 모드에서 빠져나올 때 5V cross-coupled PMOS 소자에 8.53V의 고전압이 걸리면서 junction breakdown이나 gate oxide breakdown에 의해 소자가 파괴될 수 있다. 그래서 본 논문에서는 cross-coupled 전하펌프회로의 출력 노드는 VDD로 프리차징시키는 동시에 펌핑 노드들을 각 펌핑 단의 입력전압으로 프리차징하므로 5V PMOS 소자에 5.5V 이상의 고전압이 걸리지 않도록 하므로 breakdown이 일어나는 것을 방지하였다. 한편 256Kb을 erase하거나 program하는 시간을 줄이기 위해 all erase, even program, odd program과 all program 모드를 지원하고 있다. 또한 cell disturb 테스트 시간을 줄이기 위해 cell disturb 테스트 모드를 이용하여 256Kb EEPROM 셀의 disturb를 한꺼번에 인가하므로 disturb 테스트 시간을 줄였다. 마지막으로 이 논문에서는 erase-verify-read 모드에서 40ns의 cycle 시간을 만족하기 위해 CG disable 시간이 빠른 CG 구동회로는 새롭게 제안되었다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.370-376
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• 2020

본 연구에서는 NB-IoT 환경에서 한 셀에 H2H 단말과 대규모의 M2M 단말이 공존하는 경우, 단말들을 그룹화하여 그룹 연결과 전달을 하는 그룹 기반 랜덤 액세스 방법을 고려한다. H2H 단말들은 개별 랜덤 액세스를 하지만 M2M 단말들은 NPRACH 전송주기에 따라 그룹화 하고, 각 그룹의 리더가 그룹 기반 랜덤 액세스를 수행한다. 비 결합 할당 방식(DA)으로 프리앰블을 할당하는데, H2H 단말의 처리량을 최대로 하는 프리앰블을 우선적으로 H2H 단말에 할당해 주고, 나머지를 M2M 단말에 할당해 주는 가변 프리앰블 할당 알고리즘을 제시하였다. H2H와 M2M 단말들의 접속 분포는 각각 포아송 분포와 베타 분포로 설정하여, 처리량, 충돌확률 그리고 자원 사용률로 분석한다. 랜덤 액세스 전송 슬롯이 반복됨에 따라 제안된 프리앰블 할당 알고리즘은 M2M 그룹 수가 150인 경우, 충돌확률을 0.93에서 0.83 그리고 0.79 로 감소함을 알 수 있었으며, 자원의 사용률이 33.7[%], 44.9[%], 48.6[%]로 증가의 폭이 줄어드는 것을 알 수 있었다.

• 전자공학회논문지
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• 제53권3호
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• pp.67-75
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• 2016

본 논문에서는 인공개체의 진화를 셀 수준에서 모사하는 프레임워크 상에서 인공개체가 자신의 행위를 기억하는 회로가 있는 경우 환경에 어떻게 적응적으로 진화하는지를 연구하였다. 이는 기존에 제안한 인공개체가 단순히 현재 상황 입력에 대한 대응행위를 결정하고 행동하는 것에서 나아가 자신의 이전의 행위를 기억할 경우 어떤 진보된 대응행위로 진화할 수 있는지 그리고 이전 행위를 기억하지 못하는 인공개체에 비하여 어떤 장점을 갖는지를 분석할 수 있다. 이러한 분석을 위하여 특정 먹이패턴에서 다양한 실험을 수행하고 그 결과를 살펴보았다. 먼저 이전 행동을 4단계까지 기억하는 개체와 기억회로가 없는 개체부터 3단계까지 기억하는 개체별로 경쟁력 실험을 해보았다. 그 결과 대부분 4단계까지 기억하는 개체가 우수하였다. 그러나 2단계까지 기억하는 개체가 4단계까지 기억하는 개체보다 더 우수했는데, 이는 실험한 먹이패턴 하에서는 2단계까지 기억하는 개체가 더 빨리 좋은 행위를 갖는 개체로 진화되기 때문으로 분석되었다. 두 번째로 모든 개체를 같이 진화시킨 실험에서도 T2 가 가장 우수한 결과를 보였다. 이를 통하여 행위기억회로를 갖는 개체가 더 우수하며 먹이패턴 복잡도에 적합한 단계까지 기억하는 개체가 가장 좋은 결과를 보임을 확인하였다.

• 마이크로전자및패키징학회지
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• 제28권3호
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• pp.17-24
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• 2021

페로브스카이트 태양전지는 용액공정으로 제작되어 공정 중 전구체 조성제어를 통해 밴드갭을 용이하게 조절할 수 있다. 탠덤 태양전지의 상부셀로 활용하여 실리콘 태양전지와 접합 시 30% 이상의 효율 달성이 가능하지만, 페로브스카이트 태양전지의 낮은 안정성이 상용화의 걸림돌로 작용하고 있다. 아이오딘 이온 및 전극 물질 확산이 주된 열화기구로 알려져 있어 장기 안정성을 확보하기 위해서는 이러한 이온 이동의 방지가 필요하다. 본 연구에서는 층간소재와 페로브스카이트 광활성층 사이의 이온이동에 의한 열화현상을 관찰하고, 이를 억제하기 위해 페로브스카이트 소재와 은전극 사이에 버퍼층을 도입하여 소자의 안정성을 확보하였다. 85℃에서 300시간 이상 보관 시 버퍼가 없는 소자는 페로브스카이트 층이 PbI₂ 및 델타상으로 변화하며 변색되었으며 AgI가 형성되는 것을 확인했다. LiF와 SnO₂ 버퍼 도입 시 이온이동 억제 효과를 통해 페로브스카이트 태양전지의 열안정성이 향상되었다. LiF버퍼층 적용 및 봉지를 한 소자는 85℃-85%RH damp heat 시험 200시간 후 효율감소가 발생하지 않았으며 추가로 AM 1.5G-1SUN 하에서 최대출력점을 추적하였을 때 200시간 후 초기 효율의 90% 이상 유지하는 것을 확인했다. 이 결과는 버퍼층 형성을 통한 층간 물질이동 억제가 장기안정성을 확보하기 위한 필요조건임을 보여준다.