• Journal of the Korea Academia-Industrial cooperation Society
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• v.16 no.1
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• pp.627-633
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• 2015

We designed of a LDO regulator with a OVP and UVLO protection function for a PMIC. Proposed LDO regulator circuit consists of a BGR reference circuit, an error amplifier and a power transistor and so on. The proposed LDO regulator is designed for low voltage input power protection. Proposed LDO circuit generated fixed 2.5 V from a supply of 3.3V. It was designed with 3.3 V power supply using a $0.35{\mu}m$ CMOS technology. SPICE simulation results showed that the proposed circuit provides 0.713 mV/V line regulation with output 2.5 V ~ 3.9 V and $8.35{\mu}V/mA$ load regulation with load current 0 mA to 40 mA.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.21 no.1
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• pp.131-141
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• 2007

This paper proposes analysis on new equipment for power quality in electric railway. The proposed equipment consists of series inverter and parallel inverter. Each inverter is connected by capacitor as dc link. This structure can be compensated for active and reactive power in catenary through transformer. We verified the proposed equipment using the PSCAD/EMTDC and the calculation results from the proposed approach are widely described in the paper.

• Journal of IKEEE
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• v.18 no.1
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• pp.25-30
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• 2014

In this paper, SCR(Silicon Controlled Rectifier)-based ESD(Electrostatic Discharge) protection circuit for power clamp is proposed. In order to improve latch-up immunity caused by low holding voltage of the conventional SCR, it is modified by inserting n+ floating region and n-well, and extending p+ cathode region in the p-well. The resulting ESD capability of our proposed ESD protection circuit reveals a high latch-up immunity due to the high holding voltage. It is verified that electrical characteristics of proposed ESD protection circuit by Synopsys TCAD simulation tool. According to the simulation results, the holding voltage is increased from 4.61 V to 8.75 V while trigger voltage is increased form 27.3 V to 32.71 V, respectively. Compared with the conventional SCR, the proposed ESD protection circuit has the high holding voltage with the same triggering voltage characteristic.

• Journal of IKEEE
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• v.23 no.3
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• pp.954-961
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• 2019

This paper suggests an advanced 8T SRAM which can operate properly in subthreshold voltage regime. The memory cell consists of symmetric 8 transistors, in which the latch storing data is controlled by a column-wise assistline. During the read, the data storage nodes are temporarily decoupled from the read path, thus eliminating the read disturbance. Additionally, the cell keeps the noise-vulnerable 'low' node close to the ground, thereby improving the dummy-read stability. In the write, the boosted wordline facilitates to change the contents of the memory bit. At 0.4 V supply, the advanced 8T cell achieves 65% higher dummy-read stability and 3.7 times better write-ability compared to the commercialized 8T cell. The proposed cell and circuit techniques have been verified in a 16-kbit SRAM array designed with an industrial 180-nm low-power CMOS process.

• The Transactions of the Korean Institute of Power Electronics
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• v.8 no.4
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• pp.351-358
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• 2003

This paper describes distribution characteristics of switching surge voltage in stator windings of induction motor driven by IGBT PWM inverter. To analyze the voltage distribution between the turns and coils of stator winding, equivalent circuit model of induction motor including cable was proposed and high frequency parameter is computed by using finite-element method (FEM). From the electro-magnetic transient program (EMTP) simulation of the whole system for induction motor, feeder cable, and PWM inverter, the variable effect on rising time of the inverter, cable length, and switching frequency on the voltage distribution is also presented. In order to experiment, an induction motor, 380[V], 50[HP], with taps from one phase are built to consider the voltage distribution so that these results can be helpful when filter was designed to remove high dv/dt.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.10
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• pp.239-244
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• 2013

This paper presents a design of the CMOS LDO regulator with a UVLO protection function for a high speed PMIC. Proposed LDO regulator circuit consists of a BGR reference circuit, an error amplifier and a power transistor and so on. UVLO block between the power transistor and the power supply is added for a low input protection function. Also, UVLO block showed normal operation with turn-off voltage of 2.7V and turn-on voltage of 4 V in condition of 5 V power supply. Proposed circuit generated fixed 3.3 V from a supply of 5V. From SPICE simulation results using a $1{\mu}m$ high voltage CMOS technology, simulation results were 5.88 mV/V line regulation and 27.5 uV/mA load regulation with load current 0 mA to 200 mA.

• Proceedings of the KSR Conference
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• 2010.06a
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• pp.204-212
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• 2010

Currents which are generated at both ends of drive motor by operating brake pedal when subway train is driving, will generate the reviltalization actual effect if they are not used immediately. So there exist rolling stock established Dynamic braking annex for the purpose of stable brake performance in case there are no retrogress train around or no stable wiring voltage.Therefore 55% of entered energy are consumed in subway train. 45% are used in down gradient section or for regeneration energy and among them 25% are used for another train's retrogression through the wiring. So to reduce reviltalization method keeping the existing system, substation's service voltage should be declined about 5%. And then it will ease off excessive wiring voltage rise. And there need energy reduction by flexible service voltage adjustment and study for energy consumption efficiency in the subway.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.170-170
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• 2012

최근 주목받고 있는 amorphous InGaZnO (a-IGZO) thin film transistors (TFTs)는 수소가 첨가된 비정질 실리콘 TFT (a-Si;H)에 비해 비정질 상태에서도 높은 이동도와 뛰어난 전기적, 광학적 특성에 의해 큰 주목을 받고 있다. 또한 넓은 밴드갭에 의해 가시광 영역에서 투명한 특성을 보이고, 플라스틱 기판 위에서 구부러지는 성질에 의해 플랫 패널 디스플레이나 능동 유기 발광 소자 (AM-OLED), 투명 디스플레이에 응용되고 있다. 하지만, 실제 디스플레이가 동작하는 동안 스위칭 TFT는 백라이트 또는 외부에서 들어오는 빛에 지속적으로 노출되게 되고, 이 빛에 의해서 TFT 소자의 신뢰성에 악영향을 끼친다. 또한, 디스플레이가 장시간 동안 동작 하면 내부 온도가 상승하게 되고 이에 따른 온도에 의한 신뢰성 문제도 동시에 고려되어야 한다. 특히, 실제 AM-LCD에서 스위칭 TFT는 양의 게이트 전압보다 음의 게이트 전압에 의해서 약 500 배 가량 더 긴 시간의 스트레스를 받기 때문에 음의 게이트 전압에 대한 신뢰성 평가는 대단히 중요한 이슈이다. 스트레스에 의한 문턱 전압의 변화는 게이트 절연막과 반도체 채널 사이의 계면 또는 게이트 절연막의 벌크 트랩에 의한 것으로 게이트 절연막의 선택에 따라서 신뢰성을 효과적으로 개선시킬 수 있다. 본 연구에서는 적층된 $Si_3N_4/SiO_2$ (NO 구조) 이중층 구조를 게이트 절연막으로 사용하고, 완충층의 역할을 하는 $SiO_2$막의 두께에 따른 소자의 전기적 특성 및 신뢰성을 평가하였다. a-IGZO TFT 소자의 전기적 특성과 신뢰성 평가를 위하여 간단한 구조의 pseudo-MOS field effect transistor (${\Psi}$-MOSFET) 방법을 이용하였다. 제작된 소자의 최적화된 $SiO_2$ 완충층의 두께는 20 nm이고 $12.3cm^2/V{\cdot}s$의 유효 전계 이동도, 148 mV/dec의 subthreshold swing, $4.52{\times}10^{11}cm^{-2}$의 계면 트랩, negative bias illumination stress에서 1.23 V의 문턱 전압 변화율, negative bias temperature illumination stress에서 2.06 V의 문턱 전압 변화율을 보여 뛰어난 전기적, 신뢰성 특성을 확인하였다.

• Proceedings of the KIPE Conference
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• 2004.07b
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• pp.700-703
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• 2004

본 논문에서는 승압형 컨버터의 온/오프 스위칭 손실을 줄이기 위한 새로운 저손실 스너버 회로를 제안한다 제안하는 회로는 인덕터의 보조 권선을 통해 회로를 구성하며 부가되는 소자의 수가 작은 장점을 갖는다 제안하는 회로는 턴온 때에는 인덕터 보조 권선에 의해 스위치로 흐르는 전류의 상승을 제한하는 효과가 나타나므로 다이오드 역회복 전류에 의한 스위치 손실을 줄여준다. 동시에 턴오프시에는 스너버 회로를 통한 스위치 전압의 상승을 완만히 해주므로 역시 손실을 줄여준다. 본 논문에서는 1kW급의 단상 역률보상회로에 제안하는 회로를 구성하여 이의 동작을 검증하였다.

• Electronics and Telecommunications Trends
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• v.19 no.4 s.88
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• pp.119-126
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• 2004

정보통신설비 접지의 기본적인 방법은 각 설비에 대한 접지계통간에 아무런 접속이 되지 않는 것이다. 이것을 독립접지라고 하는데 이렇게 할 경우에 어느 한 접지체로의 이상전류 유입에 따른 대지전위 상승에 의하여 다른 접지체에 상승유도전압(rising potential)이 걸려 해당 설비에 손상을 입힐 수 있으므로 각 접지체간에 적절한 이격거리를 확보해 주어야 한다. 그러나 설치공간상의 제약을 받게 되므로 때로는 접지계통간에 접속시켜 등전위화를 이룸으로써 이상전류 유입에 따른 영향을 배제할 수 있다. 일본의 기술 영향을 받은 우리나라는 오랜 동안 독립접지 방식이 안정된 방법으로 인식되어 공통접지에 대한 우려를 가지고 있다. 본 논문에서는 공통접지가 어떻게 활용될 수 있는지에 대하여 알아보도록 하겠다.