• 광물과 암석
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• 제35권4호
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• pp.457-467
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• 2022

전자현미분석기를 이용한 규산염 유리의 정량화학조성 분석 시 알칼리 원소, 특히 Na이 전자빔에 의해 분석 영역 밖으로 이동(migration)하면서 X선 측정 세기가 시간에 따라 감소하는 현상은 오래 전부터 알려져 왔다. EPMA로 규산염 유리의 Na 함량을 정확하게 측정하기 위해서는 전자빔에 의한 Na 이동을 최소화하는 분석방법을 적용하거나 Na 이동에 따른 X선 측정 세기의 감소 효과를 보정해 주어야 한다. 본 연구에서는 X선 세기의 시계열 변화 곡선을 이용해 Na 이동에 의한 X선 감소를 보정할 수 있는 Probe for EPMA 소프트웨어의 Time Dependent Intensity(TDI) 보정 기능을 이용해 규산염 유리 표준시료 8종의 Na을 분석하였다. 일반적인 지질시료 분석 조건인 15 kV 가속전압, 20 nA 전류 세기 하에서 TDI 보정의 정확도를 검증하였다. 연구 결과 20 ㎛ 크기의 큰 전자빔을 사용했을 때는 Na 감소가 거의 일어나지 않아 보정 없이도 Na의 함량을 정확하게 측정할 수 있었다. 빔의 크기가 10 ㎛ 이하일 때는 Na 감소가 일어나 최대 -55%에 달하는 큰 오차가 발생하는데 TDI 보정을 적용해 이 오차를 ±10% 이내로 줄일 수 있다. Na X선 시계열 변화의 초기 측정값에 가중치를 주고 변화 추세를 선형적으로 가정하는 방법을 사용하면 상대오차를 ±6% 이내로 더 줄여 정확한 Na₂O 함량을 얻을 수 있었다. 따라서 알칼리 원소가 많이 포함된 유리질 시료에서 분석 영역이 충분히 크지 못해 작은 전자빔을 사용해야만 한다면 적절한 TDI 보정을 반드시 해주어야 정확한 조성을 얻을 수 있다.

• 지구물리와물리탐사
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• 제25권3호
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• pp.99-108
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• 2022

유도분극(induced polarization; IP) 탐사 중 광대역 혹은 빛띠(spectral) IP (SIP) 탐사법에서는 교류 전류를 송신원으로 하였을 때 나타나는 매질의 진동수에 따른 복소전기비저항의 크기와 위상을 측정하며, 진동수에 따라 값이 변화하는 복소전기비저항의 분산 혹은 이완 반응을 분석하게 된다. 이때 분산곡선은 등가회로 모델과 같은 이완 모델을 통해 설명할 수 있는데, 다중목적함수 최적화 기법을 적용하여 분산곡선에서 SIP 이완모델의 변수들을 예측해보았다. SIP 이완현상을 설명하기 위해 가장 많이 이용되는 Cole-Cole 모델 계열의 변수를 구하기 위해 크기 오차와 위상 오차를 최소화하는 두 가지 목적함수로 설정하고 다중목적함수를 최적화하기 위해 유전 알고리듬을 이용하였다. 다중목적함수 최적화 기법을 이용한 Cole-Cole 모델 변수 구하기는 수치 모델에 대해서는 잘 구해졌으나 기존에 보고된 SIP 실내실험 자료에 피팅할 경우, 주로 위상 크기가 작을 때(약 10 mrad 이하) 피팅이 맞지 않는 경우가 많았다. 이는 다중목적함수로 사용하는 크기와 위상의 자료 오차 사이에 스케일이 맞지 않아 발생하는 한계로 추정되며, 향후 복소전기비저항의 분산 곡선에서 SIP 변수를 예측하기 위해 이러한 한계를 극복할 수 있는 기계 학습 등 다양한 기법들에 대한 연구가 필요할 것으로 판단된다.

• 한국결정성장학회지
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• 제33권4호
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• pp.125-131
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• 2023

Ga₂O₃ 박막은 금속 유기 화학기상증착법을 사용하여 Ti 기판에 350~500℃ 범위의 비교적 낮은 온도로 증착되었다. 낮은 온도를 선택하여 Ti 기판의 열적 변형과 Ga₂O₃ 박막에 미치는 영향을 최소화하였다. 500℃ 이하에서 박막 형성 시, 기판 표면에서 원자들의 확산에너지가 충분하지 못하여 박막 표면이 3차원 성장으로 인해 거칠어지는 경향을 보였다. 그러나 500℃에서 형성된 박막은 2차원 박막 형태로 형성되었으며 비교적 균일한 표면을 가지고 있음을 확인하였다. 모든 증착된 박막은 비정질 구조였다. Ti 금속 기판 위에 형성된 Ga₂O₃ 박막 위에 금속 전극을 형성하여 수직 쇼트키 다이오드를 제작하였으며, 제작된 다이오드의 전류-전압(I-V) 및 캐패시턴스-전압(C-V) 특성을 평가하였다. I-V 측정 결과, 대부분의 다이오드 소자에서 매우 높은 동작 전압을 나타냈으며, 비교적 균일한 표면을 갖는 500℃에서 성장한 샘플은 가장 낮은 동작 전압을 가짐을 확인할 수 있었다. 또한, C-V 측정 결과, 박막의 성장 온도가 높을수록 커패시턴스 값이 증가하는 것을 확인할 수 있었다.

• 대한토목학회논문집
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• 제30권3C호
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• pp.141-148
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• 2010

지반내 존재하는 자연전위, 돌발성 전기잡음, 60Hz 전기잡음 등은 전기비저항 시험에 있어서 신뢰성을 저하하는 요인 중의 하나이다. 특히 최근 개발된 저주파 교류를 사용하는 PDC-R(Pseudo DC Resistivity) 시험의 자료해석에 있어서도 해석의 신뢰성을 저하시키는 요인이 되고 있다. 즉 직류기반 전기비저항 시험, 교류기반 전기비저항 시험 모두에 있어서 정도의 차이가 있을 뿐 전기잡음은 전기비저항 기법의 신뢰도에 여전히 영향을 주고 있다. 본 연구에서는 PDC-R 기법의 자료해석에 있어서 전기잡음의 영향을 최소화하여 기법의 신뢰성을 제고할 수 있는 방안을 제시하였다. 또한 이를 구현하는 자동화 알고리듬을 이용하여 PDC-R 기법의 적용성도 개선하도록 하였다. 본 연구에서 제안하는 PDC-R 시험데이터의 자동화 해석기법은 두 단계로 구성되어 있는데, 그 첫 번째는 다중필터링을 사용하여 입력전류와 동일한 주파수 성분을 추출하는 것이고, 두 번째 단계는 추출된 자료 중에서 안정적 거동의 신호성분만 분류해 내는 작업을 수행하는 것이다. 이러한 자동화 기법은 자연전위, 돌발성 잡음, 60Hz 전기잡음 등을 포함한 가상의 조화함수를 이용하여 그 정확성과 안정성을 확인하였다. 또한 현장적용을 통하여 제안된 기법의 적용성 및 정확성도 확인할 수 있었다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.385-391
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• 2023

최근 탄소배출을 최소화하기 위해 전기자동차의 사용이 증가함에 따라 핵심 부품인 리튬이온 배터리의 상태 및 성능 분석의 중요성이 대두되고 있다. 따라서 배터리의 상태 및 성능에 영향을 줄 수 있는 배터리의 전압, 전류 및 온도뿐만 아니라 전기 자동차의 운행 데이터 및 충전 패턴 데이터를 활용한 종합적인 분석이 필요하다. 따라서 전기적 이동 수단에서 수집되는 배터리 데이터 수집 및 데이터 전처리, 단순 배터리 데이터에 추가적인 운전자 운전 습관에 대한 데이터 수집 및 전처리, 분석된 영향인자를 기반으로 인공지능 알고리즘 세부 설계 및 수정, 해당 알고리즘을 기반으로 하는 배터리 분석 및 평가 모델 설계하였다. 본 논문에서는 실시간 전기버스를 대상으로 운행 데이터와 배터리 데이터를 수집하여 Random Forest 알고리즘 활용하여 학습시킨 후, XAI 알고리즘을 통해 배터리 상태 중요 영향인자로 배터리의 상태, 운행 및 충전 패턴 데이터 등을 종합적으로 고려하여 운행 패턴에서 급가속, 급 감속, 급정지와 충 방전 패턴에서 일 주행횟수, 일일 누적 DOD와 셀 방전에서 셀 전압 차 , 셀 최대온도, 셀 최소온도의 요소가 배터리 상태에 많은 영향을 미치는 인자로 확인되었으며, Random Forest 알고리즘 기반으로 배터리 분석 및 평가 모델을 설계하고 평가하였다.

• 대한전자공학회논문지SD
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• 제48권5호
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• pp.25-33
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• 2011

본 논문에서는 CIS 응용을 위해 제한된 폭을 가지는 10비트 50MS/s 0.13um CMOS 3단 파이프라인 ADC를 제안한다. 통상 CIS에 사용되는 아날로그 회로에서는 수용 가능한 조도 범위를 충분히 확보하기 위해 높은 전원전압을 사용하여 넓은 범위의 아날로그 신호를 처리한다. 그 반면, 디지털 회로에서는 전력 효율성을 위해 낮은 전원전압을 사용하므로 제안하는 ADC는 해당 전원전압들을 모두 사용하여 넓은 범위의 아날로그 신호를 낮은 전압 기반의 디지털 데이터로 변환하도록 설계하였다. 또한 2개의 잔류 증폭기에 적용한 증폭기 공유기법은 각 단의 증폭동작에 따라 전류를 조절함으로써 증폭기의 성능을 최적화 하여 전력 효율을 더욱 향상시켰다. 동일한 구조를 가진 3개의 FLASH ADC에서는 인터폴레이션 기법을 통해 비교기의 입력 단 개수를 절반으로 줄였으며, 프리앰프를 제거하여 래치만으로 비교기를 구성하였다. 또한 래치에 입력 단과 출력 단을 분리하는 풀-다운 스위치를 사용하여 킥-백 잡음으로 인한 문제를 최소화하였다. 기준전류 및 전압회로에서는 온-칩 저 전력 전압구동회로만으로 요구되는 정착시간 성능을 확보하였으며, 디지털 교정회로에는 신호특성에 따른 두 종류의 레벨-쉬프트 회로를 두어 낮은 전압의 디지털 데이터가 출력되도록 설계하였다. 제안하는 시제품 ADC는 0.35um thick-gate-oxide 트랜지스터를 지원하는 0.13um CMOS로 제작되었으며, 측정된 DNL 및 INL은 10비트에서 각각 최대 0.42LSB, 1.19LSB 수준을 보이며, 동적 성능은 50MS/s 동작속도에서 55.4dB의 SNDR과 68.7dB의 SFDR을 보인다. 시제품 ADC의 칩 면적은 0.53$mm^2$이며, 2.0V의 아날로그 전압, 2.8V 및 1.2V 등 두 종류의 디지털 전원전압에서 총 15.6mW의 전력을 소모한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.