• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2016.05a
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• pp.445-447
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• 2016

Performance comparison between Tunneling Field-Effect Transistors (TFETs) was examined when three types of device parameter of double-gate TFET (DG-TFET) and single-gate TFET (SG-TFET) are varied. When the channel length is over 30 nm, silicon thickness is below 20 nm, and a gate insulator thickness decreases, the performance of $I_{on}$ and SS in SG-TFETs and DG-TFETs enhances. It shows that the performance of the DG-TFETs is improved than that of SG-TFETs at three types of device parameter.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.18 no.5
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• pp.439-444
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• 2005

We investigated the structural and electrical properties of BLT films grown on Si covered with $ZrO_{2}$ buffer layer. The BLT thin film and $ZrO_{2}$ buffer layer were fabricated using a metalorganic decomposition method. The electrical properties of the MFIS structure were investigated by varying thickness of the $ZrO_{2}$ layer. AES and TEM show no interdiffusion and reaction that suppressed using the $ZrO_{2}$ film as a buffer layer The width of the memory window in the C-V curves for the MFIS structure decreased with increasing thickness of the $ZrO_{2}$ layer. It is considered that the memory window width of MFIS is not affected by remanent polarization. Leakage current density decreased by about four orders of magnitude after using $ZrO_{2}$ buffer layer. The results show that the $ZrO_{2}$ buffer layers are prospective candidates for applications in MFIS-FET memory devices.

• Electrical & Electronic Materials
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• v.7 no.5
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• pp.376-382
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• 1994

In this study we developed a program(DEVSIM) to simulate the two dimensional distribution of the electrostatic potential and the electric field of the arbitrary structure consisting of GaAs/AlGaAs semiconductor and metal as well as dielectric. By the comparision of the electric field distribution of GaAs MESFETs with the various recess gates we proposed a suitable device structure to improve the breakdown characteristics of MESFET. According to the results of simulation the breakdown characteristics were improved as the thickness of the active epitaxial layer was decreased. And the planar structure, which had the highly doped layer under the drain for the ohmic contact, was the worst because the highly doped layer prevented the space charge layer below the gate from extending to the drain, which produced the narrow spaced distribution of the electrostatic potential contours resulting in the high electric field near the drain end. Instead of the planar structure with the highly doped drain the recess gate structure having the highly doped epitaxial drain layer show the better breakdown characteristics by allowing the extention of the space charge layer to the drain. Especially, the structure in which the part of the drain epitaxial layer near the gate show the more improvement of the breakdown characteristics.

• The KIPS Transactions:PartA
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• v.15A no.4
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• pp.211-216
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• 2008

In this paper we fabricated and measured the $0.26{\mu}m$ NMOSFET with wet gate oxide and nitride oxide gate to compare that the charateristics of hot carrier effect, charge to breakdown, transistor Id_Vg curve, charge trapping, and SILC(Stress Induced Leakage Current) using the HP4145 device tester. As a result we find that the characteristics of nitride oxide gate device better than wet gate oxide device, especially hot carrier lifetime(nitride oxide gate device satisfied 30 years, but the lifetime of wet gate oxide was only 0.1 year), variation of Vg, charge to breakdown, electric field simulation and charge trapping etc.

• Journal of the Korean Society for Precision Engineering
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• v.30 no.1
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• pp.128-133
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• 2013

Si Nanowire (Si-NW) arrays were fabricated by top-down method. A relatively simple method is suggested to fabricate suspended silicon nanowire arrays. This method allows for the production of suspended silicon nanowire arrays using anisotropic wet etching and conventional MEMS method of SOI (Silicon-On-Insulator) wafer. The dimensions of the fabricated nanowire arrays with the proposed method were evaluated and their effects on the Field Effect Transistor (FET) characteristics were discussed. Current-voltage (I-V) characteristics of the device with nanowire arrays were measured using a probe station and a semiconductor analyzer. The electrical properties of the device were characterized through leakage current, dielectric property, and threshold voltage. The results implied that the electrical characteristics of the fabricated device show the potential of being ion-selective field effect transistors (ISFETs) sensors.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.189.2-189.2
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• 2013

1차원 산화아연 나노구조물은 광대역 에너지 밴드갭(~3.3 eV)과 독특한 물리적 특성을 갖고 있어, 전계효과 트랜지스터(field effect transistor), 발광다이오드(light emitting diode), 자외선 광검출기 (ultraviolet photodetector) 및 태양전지(photovoltaic cell)에 널리 이용되고 있다. 특히, 1차원 산화아연 나노구조물은 직접천이형 에너지 밴드갭(direct bandgap)을 갖고 있으며, 빛으로부터 여기된 전자가 1차원 나노구조물을 통해 향상된 이동경로를 제공할 수 있어서 차세대 자외선 광검출기 응용에 대한 연구가 활발히 진행되고 있다. 한편, 수열합성법(hydrothermal method)을 통해서 1차원 산화아연 나노구조물을 비교적 간단하고 저온공정을 통해서 합성할 수 있는데, 이를 광검출기 소자구조에 응용에서 양전극에 연결하기 위해서는 복잡하고 정교한 공정이 필요하다. 이에 본 연구에서는 수열합성법을 통해 합성된 산화아연 나노로드가 포함된 에탄올 용액을 금(Au) 패턴에 drop-casting을 통해서 간단한 방법으로 metal-semiconductor-metal (MSM) 광검출기를 제작하여 광반응 특성을 분석하였다. 또한 염료를 통해 가시광을 흡수하여 광전류(photocurrent)를 발생시킬 수 있도록 염료를 흡착한 산화아연 나노로드를 이용하여 같은 구조의 MSM 광검출기를 제작하여 가시광에 대한 광반응 특성을 관찰하였다.

• Journal of IKEEE
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• v.23 no.3
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• pp.811-816
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• 2019

The silicon-adsorbed oxygen(Si-O) superlattice grown by ultra high vacuum-chemical vapor deposition(UHV-CVD) was introduced as an epitaxial barrier for silicon quantum electron devices. The current-voltage (I-V) measurement results show the stable and good insulating behavior with high breakdown voltage. It is apparent that the Si-O superlattice can serve as an epitaxially grown insulating layer as possible replacement of silicon-on-insulator(SOI). This thick barrier may be useful as an epitaxial insulating gate for field effect transistors(FETs). The rationale is that it should be possible to fabricate a FET on top of another FET, moving one step closer to the ultimate goal of future silicon-based three-dimensional integrated circuit(3DIC).

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.311-311
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• 2016

최근 고성능 디스플레이 개발이 요구되면서 기존 비정질 실리콘(a-Si)을 대체할 산화물 반도체에 대한 연구 관심이 급증하고 있다. 여러 종류의 산화물 반도체 중 a-IGZO (amorphous indium-gallium-zinc oxide)가 높은 전계효과 이동도, 저온 공정, 넓은 밴드갭으로 인한 투명성 등의 장점을 가지며 가장 연구가 활발하게 보고되고 있다. 기존에는 SG(단일 게이트) TFT가 주로 제작 되었지만 본 연구에서는 DG(이중 게이트) 구조를 적용하여 고성능의 a-IGZO 기반 박막 트랜지스터(TFT)를 구현하였다. SG mode에서는 하나의 게이트가 채널 전체 영역을 제어하지만, double gate mode에서는 상, 하부 두 개의 게이트가 동시에 채널 영역을 제어하기 때문에 채널층의 형성이 빠르게 이루어지고, 이는 TFT 스위칭 속도를 향상시킨다. 또한, 상호 모듈레이션 효과로 인해 S.S(subthreshold swing)값이 낮아질 뿐만 아니라, 상(TG), 하부 게이트(BG) 절연막의 계면 산란 현상이 줄어들기 때문에 이동도가 향상되고 누설전류 감소 및 안정성이 향상되는 효과를 얻을 수 있다. Dual gate mode로 동작을 시키면, TG(BG)에는 일정한 positive(or negative)전압을 인가하면서 BG(TG)에 전압을 가해주게 된다. 이 때, 소자의 채널층은 depletion(or enhancement) mode로 동작하여 다른 전기적인 특성에는 영향을 미치지 않으면서 문턱 전압을 쉽게 조절 할 수 있는 장점도 있다. 제작된 소자는 p-type bulk silicon 위에 thermal SiO2 산화막이 100 nm 형성된 기판을 사용하였다. 표준 RCA 클리닝을 진행한 후 BG 형성을 위해 150 nm 두께의 ITO를 증착하고, BG 절연막으로 두께의 SiO2를 300 nm 증착하였다. 이 후, 채널층 형성을 위하여 50 nm 두께의 a-IGZO를 증착하였고, 소스/드레인(S/D) 전극은 BG와 동일한 조건으로 ITO 100 nm를 증착하였다. TG 절연막은 BG 절연막과 동일한 조건에서 SiO2를 50 nm 증착하였다. TG는 S/D 증착 조건과 동일한 조건에서, 150 nm 두께로 증착 하였다. 전극 물질과, 절연막 물질은 모두 RF magnetron sputter를 이용하여 증착되었고, 또한 모든 patterning 과정은 표준 photolithography, wet etching, lift-off 공정을 통하여 이루어졌다. 후속 열처리 공정으로 퍼니스에서 질소 가스 분위기, $300^{\circ}C$ 온도에서 30 분 동안 진행하였다. 결과적으로 $9.06cm2/V{\cdot}s$, 255.7 mV/dec, $1.8{\times}106$의 전계효과 이동도, S.S, on-off ratio값을 갖는 SG와 비교하여 double gate mode에서는 $51.3cm2/V{\cdot}s$, 110.7 mV/dec, $3.2{\times}108$의 값을 나타내며 훌륭한 전기적 특성을 보였고, dual gate mode에서는 약 5.22의 coupling ratio를 나타내었다. 따라서 산화물 반도체 a-IGZO TFT의 이중게이트 구조는 우수한 전기적 특성을 나타내며 차세대 디스플레이 시장에서 훌륭한 역할을 할 것으로 기대된다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.6
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• pp.1-7
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• 2004

We performed two-dimensional (20) computer-based modeling and simulation of FinFET by solving the coupled Poisson-Schrodinger equations quantum-mechanically in a self-consistent manner. The simulation results are carefully investigated for FinFET with gate length(Lg) varying from 10 to 80nm and with a Si-fin thickness($T_{fin}$) varying from 10 to 40nm. Current-voltage (I-V) characteristics are compared with the experimental data. Device optimization has been performed in order to suppress the short-channel effects (SCEs) including the sub-threshold swing, threshold voltage roll-off, drain induced barrier lowering (DIBL). The quantum-mechanical simulation is compared with the classical appmach in order to understand the influence of the electron confinement effect. Simulation results indicated that the FinFET is a promising structure to suppress the SCEs and the quantum-mechanical simulation is essential for applying nano-scale device structure.

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.566-566
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• 2012

그래핀(Graphene)은 모든 탄소 동소체의 기본구성 요소로 2 차원 결정구조를 가지며, 양자홀 효과(quantum Hall effect), 뛰어난 열 전도도, 고 탄성, 광학적 투과성 등과 같은 탁월한 물리적 성질을 보이는 물질이다. 이러한 그래핀의 우수한 특성은 전계 효과 트랜지스터(field effect transistor), 화학/바이오 센서, 투명 전극(transparent electrode) 등의 다양한 전자소자를 개발하는 응용 가능하다. 그 중, 그래핀 투명전극의 제조는 가장 응용가능성이 높은 분야이다. 현재 투명전극 물질로는 인듐-주석 산화물(indium tin oxide; ITO)가 널리 이용되고 있으나, 인듐의 고갈로 인한 공급부족 문제 및 고 생산비용, 휘어지지 않는 취성 등의 단점을 지니고 있다. 따라서, 우수한 광학적 투과성과 전기전도성을 지닌 그래핀이 ITO의 대체 물질로서 각광받고 있다.[1-5] 본 연구에서는 그래핀의 투명전도필름의 응용을 위해 면저항을 낮추기 위한 방법으로 화학적 도핑(doping)을 이용하였다. 그래핀은 구리(copper; Cu) 호일을 촉매로 사용하여 열 화학증착법(Thermal Chemical Vapor Deposition)을 이용하여 합성하였다. 합성된 그래핀은 PMMA(Poly(methyl methacrylate)) 전사법을 이용하여 산화실리콘(SiO2) 기판에 전사 후, 염화은(AgCl)과 클로로벤젠(C6H5Cl)으로 만든 콜로이드(colloid) 용액에 디핑(dipping)하여 그래핀에 은 입자를 도핑 하였다. 그 결과, 은 입자 도핑 농도에 따라 면저항이 감소하는 양상을 보였다. 제작된 그래핀 투명전도성 필름의 투과도는 자외선-가시광선-근적외선 분광법(UV-Vis-NIR spectroscopy)를 이용하여 측정하였고, 라만 분광법(Raman spectroscopy)을 통해 그래핀 필름의 질적 우수성과 성장 균일도를 조사하였다.