• 한국진공학회:학술대회논문집
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• 한국진공학회 2010년도 제39회 하계학술대회 초록집
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• pp.215-215
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• 2010

실리콘 산화막 ($SiO_2$)의 성장 과정에서 발생하는 $SiO_2$ 층에 포획된 전자-정공, Si-$SiO_2$ 계면 영역의 산화물 고정 전하와 Si-$SiO_2$ 계면의 표면 준위에 포획된 전하와 같은 $SiO_2$ 의 결점에 의해 전계효과 트랜지스터 소자의 전기적 특성을 저하하여 신뢰성을 높이는데 한계점이 발생한다. $SiO_2$ 의 결점에 의한 전계효과 트랜지스터 소자의 전기적 특성 변화에 대한 연구는 활발히 진행되었으나, 전계효과 트랜지스터 소자에서 셀 사이즈가 감소함에 따라 전기적 특성에 대한 연구는 많이 진행되지 않았다. 본 연구에서는 산화나 산화 후 열처리 과정 동안에 생기는 Si-$SiO_2$ 계면에서의 산화물 고정 전하의 위치에 따른 전계효과 트랜지스터 소자의 전기적 특성 변화를 TCAD 시뮬레이션 툴인 Sentaurus를 사용하여 관찰하였다. Si-$SiO_2$ 계면 근처의 실리콘 산화물내에 위치시킨 양전하를 산화물 고정 전하로 가정하여 시뮬레이션 하였다. 또한 40 nm의 전계효과 트랜지스터 소자에서 산화물 고정 전하의 위치를 실리콘 산화 막의 가장자리부터 중심으로 10 nm씩 각각 차이를 두고 비교해 본 결과, $SiO_2$의 가장 자리보다 $SiO_2$의 한 가운데에 산화물 고정 전하가 고정되었을 때 전류-전압 특성 곡선에서 문턱전압의 변화가 더 뚜렷함을 알 수 있었다. 산화물 고정 전하를 Si-$SiO_2$ 계면으로부터 1~5 nm 에 각각 위치시켜 계산한 결과 산화물 고정 전하에 의해 문턱 전압이 전류-전압 특성 곡선에서 낮은 전압쪽으로 이동하였고, 산화물 고정 전하가 Si-$SiO_2$ 계면에 가까울수록 문턱 전압의 변화가 커졌다. 이는 전계효과 트랜지스터 소자에서 Si-$SiO_2$ 계면의 산화물 고정 전하에 의해 실리콘의 전위가 영향을 받기 때문이며, 양의 계면전하는 반도체의 표면에서의 에너지 밴드를 아래로 휘게 만들어 문턱전압을 감소하였다.

• 전기전자학회논문지
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• 제22권1호
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• pp.209-212
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• 2018

본 논문에서는 P(VDF-TrFE)유기물 강유전체 기반 metal-ferroelectric-metal (MFM) capacitor 와 차세대 반도체 물질인 질화갈륨 반도체를 활용한 네거티브 커패시턴스 전계효과 트랜지스터를 제작 및 분석 하였다. 27 nm의 두께의 P(VDF-TrFE) MFM 커패시터의 분극지수는 4 MV/cm에서 $6{\mu}C/cm^2$ 값을 나타내었으며 약 65 ~ 95 pF의 커패시턴스 값을 나타내었다. 강유전체의 커패시턴스와 전계효과 트랜지스터의 커패시턴스 매칭을 분석하기 위해 제작된 P(VDF-TrFE) MFM 커패시터는 GaN 전계효과 트랜지스터의 게이트 전극에 집적화 되었으며 집적화되기 전 104 mV/dec 의 문턱전압 이하 기울기에서 82 mV/dec 값으로 개선된 효과를 보였다.

• 한국재료학회지
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• 제7권12호
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• pp.1058-1062
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• 1997

강유전체 전계효과를 관찰하기 위해 LaCoO$_{3}$/Pb(Zr, Ti)O$_{3}$(La, Sr)CoO$_{3}$ 다층구조를 LcOo$_{3}$가 기판 위에 pulsed laser deposition(PLD)법으로 에피택셜하게 성장시켰다. 이러한 다층구조에서는 전도성 채널층으로 Si대신 반도성 LaCoO$_{3}$가 사용 되었다. LaCoO$_{3}$(LCO)의 비저항은 산소 분위기에 의하여 변화되었는데 특히 증착시 산소 분위기에 의존함을 보였다. LCO의 비저항은 0.1-100Ωcm범위에서 변화되었다. LCO층에 유도되는 강유전체 전계효과는 Pb(Zr, Ti)O$_{3}$(PZT)의 분극 상태에 따른 LCO의 저항 변화를 측정함으로써 관찰되었는데 1020$\AA$ 두께를 가진 LCO층에서는 4%의 저항 변화를 얻었으며 680$\AA$의 LCO에서는 9%의 증가된 저항 변화를 얻었다. DC 바이어스(-5V)를 가한 후에는 저항 변화가 45%까지 증가하였다. 이러한 결과는 적당한 비저항을 갖는 LCO를 사용한 LCO/PZT/LSCO다층구조가 강유전체 전계효과 트랜지스터로 사용될 수 있다는 가능성을 제시하고 있다.

• 한국산학기술학회논문지
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• 제7권2호
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• pp.168-174
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• 2006

본 연구는 분자동력학 시뮬레이션을 이용하여 탄소 나노튜브를 이용한 전계효과 이온-전송 소자를 분석하였다. 외부 전기장에 의해 단전자 전계효과 트랜지스터 및 나노크기의 데이터 저장 장치로 활용될 수 있는 원리를 규명하였다. 외부 전기장이 증가할수록 칼륨 원자는 채널을 빠르게 통과하였다. 낮은 외부 전계에서는 나노채널의 열적 파동이 칼륨 원자의 터널링에 영향을 주게 됨을 해석하였다. 이로서 외부 전계의 강도에 따라 칼륨원자의 채널을 터널링하는 효과를 제어할 수 있는 메커니즘을 도출하였다.

• 전자공학회논문지SC
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• 제48권2호
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• pp.86-90
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• 2011

전계효과 트랜지스터(FETs)를 이용한 전하 검출형 DNA센서는 DNA가 가지고 있는 음전하를 중성화 시키는 양이온의 영향은 매우 중요하다. 본 논문에서는 양이온 농도에 의존하는 Debye length에 관한 연구를 통해 DNA 검출감도를 평가하였다. Debye length는 낮은 농도의 NaCl 용액에서 긴 거리를 유지하며, Debye length가 높은 용액에서 DNA가 가지고 있은 음전하는 게이트 채널에 보다 많은 영향을 미친다. 용액내 NaCl농도가 1 mM인 버퍼 용액에서 상보적 DNA의 hybridization에 의한 전계효과 트랜지스터의 게이전압은 21 mV 시프트 했으며, NaCl 농도가 10 mM인 버퍼 용액에서는 7.2 mV, NaCl농도가 100 mM인 버퍼 용액에서는 전계효과 트랜지스터의 게이트 전압이 5.1 mV 각각 시프트 하였다. 이러한 결과를 바탕으로 전계효과 트랜지스터를 이용한 전하 검출형 DNA센서의 검출 감도는 Debye length에 의존하는 것을 규명하였다.

• 한국진공학회지
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• 제3권1호
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• pp.65-70
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• 1994

본 논문에서는 Al-1%Si 박막금속배선에서 국부적 전류 크라우딩 효과 및 박막금속배선의 길이 에 따른 수명의 변화, 그리고 이층금속배선에서의 전계효과를 연구하였다. 전류 크라우딩 효과에 으한 박막금속 배선의 수명감소를 관찰하기 위해 넓은 도선과 좁은 도선이 반복적으로 연결되어 있는 구조의 금속배선과 톱니 형태의 금속배선을 제작하였다. 길이에 따른 박막금속배선의 수명변화를 연구하기 위 해 100, 400, 800, 1200 그리고 $1600mu$m의 길이를 갖는$ 3\mu$m 선폭의 박막금속배선을 각각 제작하였다. Al-1%Si 박막금속배선에 인가된 전류밀도는 3.5~4.5x106 A/cm2이었다. 이층금속배선에서 전계에 의한 수명의 변화를 살펴보기 위해 두 금속 배선 사이에 0, $\pm$30, $\pm$60V의 전계를 인가하고 상층 금속배선에 1.75x106 A/cm2 전류 밀도를 조사하였으며 발생한 결함 현상에 대한 분석은 광학현미경과 주사전자현미 경으로 관찰하였다. 주요 결론으로는 박막금속배선에서 전류 크라우딩 효과는 수명의 감소를 초래하며 박막금속배선의 길이가 증가함에 따라 수명은 급격하게 감소하다가 포화된다. 중첩된 이층금속배선에서 는 전계효과에 의한 금속배선의 수명감소현상이 가속된다.

• 한국표면공학회:학술대회논문집
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• 한국표면공학회 2013년도 춘계학술대회 논문집
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• pp.138-139
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• 2013

본 연구는 ZnO-TFT 소자에 Hf의 첨가에 따른 소자 특성 및 게이트 바이어스 스트레스에 대한 특성에 대해 분석을 하였다. Hf-Zn-O 박막은 Hf의 조성이 증가함에 따라 작아지는 grain size로 인해 TFT 소자의 전계효과 이동도와 게이트 바이어스 스트레스에서의 문턱전압의 변화가 더 커지는 것을 확인하였다. 한편, Hf이 14at% 함유된 HZO-TFT에서는 이동도는 현저히 저하되었지만, 게이트 바이어스 스트레스에서의 문턱전압의 변화가 현저히 개선되는 것을 확인하였는데, 이는 Hf의 조성이 증가함에 따라 비정질화 되어 grain boundaries에 의한 trap의 영향이 줄어든 결과를 확인하였다. 또한, 전계효과 이동도와 소자의 안정성을 확보하기 위해, poly-ZnO와 amorphous-HZO로 구성된 다중층 채널 구조를 이용한 TFT소자에서는 전계효과 이동도과 소자의 안정성이 개선된 결과를 보였다. 이는 채널과 게이트 산화물의 interface charge trap의 감소와 back-channel effect가 감소한 결과임을 확인하였다.

• EDISON SW 활용 경진대회 논문집
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• 제2회(2013년)
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• pp.264-265
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• 2013

현재 반도체 산업에서는 고성능 저전력과 더불어 고 집적도가 가능한 재료 및 구조에 크게 주목하고 있고 여러 가지 이슈를 만족시키기 위해서 다양한 재료와 구조가 많이 연구 되고 있다. 특히 3-5족 화합물로 만들어진 나노선은 소자의 미세한 구조적 제어를 가능하게 하고 1차원 구조적 특성에 의해 전기적 특성이 우수하여 전계효과 트랜지스터(FET) 소자에 적용 시키기 적합하다고 알려져 있다.[1,2] 이번 연구에서는 최근 많이 연구되고 있는 GaAs 나노선을 기반으로 하는 전계효과 트랜지스터의 소자특성 및 전기적인 특성에 대해 EDISON 시뮬레이터를 이용해 알아보았다. 또한 채널 두께 및 길이와 게이트 산화막 층 두께에 따른 소자의 전기적 특성에 대해서도 연구하였다. 이를 통해 GaAs 나노선 기반 전계효과 트랜지스터의 최적화된 소자를 알아 보았다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 추계학술대회
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• pp.616-618
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• 2016

TCAD 시뮬레이션을 이용하여 터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor; TFET) 구조에 따른 특성을 조사하였다. Single-Gate TFET, Double-Gate TFET, Pocket TFET, L-shaped TFET 구조 중에서 Pocket TFET와 L-shaped TFET이 on-current와 subthreshold swing에서 가장 좋은 성능을 보였다. 본 논문은 터널링 전계효과 트랜지스터의 새로운 구조에 대한 가이드라인을 제시하고자 한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2015년도 제49회 하계 정기학술대회 초록집
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• pp.213.2-213.2
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• 2015

모바일 기기의 성장세로 인해 낸드 플래시 메모리에 대한 수요가 급격히 증가하면서 높은 집적도의 소자에 대한 요구가 커지고 있다. 그러나 기존의 MOSFET 구조의 소자는 비례 축소에 의한 게이트 누설 전류, 셀간 간섭, 단 채널 효과 같은 여러 어려움에 직면해 있다. 특히 트윈 실리콘 나노 와이어 전계 효과 트랜지스터 (TSNWFETs)는 소자의 크기를 줄이기 쉬우며 게이트 비례 축소가 용이하여 차세대 메모리 소자로 각광받고 있다. 그러나 TSNWFETs의 공정 방법과 실험적인 전기적 특성에 대한 연구는 많이 이루어 졌지만, TSNWFETs의 전기적 특성에 대한 이론적인 연구는 많이 진행되지 않았다. 본 연구는 직경의 크기가 다른 나노 와이어를 사용한 TSNWFETs의 전기적 특성에 대해 이론적으로 계산하였다. TSNWFETs과 실리콘 나노 와이어를 사용하지 않은 전계 효과 트랜지스터(FET)를 3차원 시뮬레이션 툴을 이용하여 계산하였다. TSNWFETs와 FETs의 드레인 전류와 문턱전압 이하 기울기, 드레인에 유기된 장벽의 감소 값, 게이트에 유기된 드레인 누설 전류 값을 이용하여 전류-전압 특성을 계산하였다. 이론적인 결과를 분석하여 TSNWFETs의 스위칭 특성과 단 채널 효과를 최소화하는 특성 및 전류 밀도를 볼 수 있었으며, 나노 와이어의 직경이 감소하면 증가하는 드레인에 유기된 장벽의 감소를 볼 수 있었다.