• 한국게임학회 논문지
• /
• 제4권3호
• /
• pp.65-70
• /
• 2004

모바일 기기에 대한 다양한 멀티미디어 기능의 요구로 입체감을 제공하는 3차원 그래픽 가속기의 구현이 절실한 상황이다. 하지만 다양한 멀티미디어 기능을 가져야 하는 최근의 휴대폰의 경향과 상대적으로 발전이 더딘 배터리의 문제를 생각할 때 3차원 그래픽 가속기의 저전력화는 필수적이라고 할 수 있다. 이에 본 논문에서는 내장형 3차원 그래픽 가속기 각 내부모듈별 전력소비를 측정하고 이를 내부 그래픽 처리과정과 함께 분석하였다.

• 한국정보과학회논문지:시스템및이론
• /
• 제34권2호
• /
• pp.57-64
• /
• 2007

본 논문에서는 모바일 3D 그래픽 가속기의 저전력 텍스쳐 캐쉬 구조를 제안하였다. 모바일 3D 그래픽 가속기는 동작모드에서 대규모 메모리 접근이 필요한 텍스쳐 매핑의 메모리 지연시간을 감소하고 대기모드에서 누설 전력소비를 줄이는 것이 매우 중요하다. 제안하는 텍스쳐 캐쉬 구조는 응용 프로그램의 텍스쳐 필터링 알고리즘에 따라서 가변적인 전력 모드 전환 기준으로 동작하여 누설전력을 줄이고 동작시간의 이득을 얻는다. 제안한 구조의 성능 검증을 위하여 트레이스 기반 텍스쳐 캐쉬 시뮬레이션을 수행하여 누설전력과 수행시간을 모두 고려한 성능 척도에서 이전 연구인 MSA 캐쉬보다 최대 7%의 성능 이득을 얻었다.

• 대한전자공학회논문지SD
• /
• 제41권11호
• /
• pp.105-113
• /
• 2004

기존의 3차원 그래픽 가속기는 전력소모 및 규모가 커서 휴대형 기기에는 적합하지 않다. 따라서 본 논문에서는 휴대형기기에 적합한 저전력 소규모의 3차원 렌더링 처리기를 제안한다. 소규모의 구현을 위하여 반복연산 및 고정소수점 연산을 사용하였다. 또 저전력의 고려를 위해 텍스쳐 유무에 따라 효율적으로 파이프라인을 관리하였고, 삼각형 셋업 및 에지워킹 단은 순차적으로, 3차원 영상 가속기의 성능을 좌우하는 스캔라인처리와 스팬처리 단은 병렬적으로 처리하게 설계하였다. 설계한 렌더링 처리기는 800*600의 해상도 지원과 32비트의 트루칼러를 지원하며 0.25㎛ ASIC공정에서는 50MHz로 동작하여 초당 47.88M 개의 픽셀과 33.25 프레임을 처리하며 텍스쳐 매핑을 포함 64만 게이트를 가지며 면적은 4.9827mm*4.9847mm 이이며 파워소모는 263.7mW이다.

• 대한전자공학회논문지SD
• /
• 제45권8호
• /
• pp.61-66
• /
• 2008

최근 모바일 기기에 3차원 그래픽 디지털 콘텐츠들이 증가함에 따라 휴대용 기기에 적합한 3차원 그래픽 가속기의 연구와 설계는 점점 중요한 이슈가 되고 있다. 본 논문에서는 저전력 3차원 그래픽 파이프라인에 적합한 효율적인 클리핑 구조를 제안한다. 많은 연산 사이클과 연산기를 필요로 하는 클리핑 연산을 두 단계로 나누어서 기하변환 엔진에서는 컬링 정렬(cull and sort) 유닛으로 구현하고, 실질적인 클리핑은 스캔 변환(scan conversion)에서 구현한다. 즉, 스캔 변환 처리기를 구성하고 있는 변처리 (edge walk) 유닛에서 Y축 클리핑을 함께 수행하고 스팬처리 (span processing) 유닛에서 X축과 Z축 클리핑을 함께 수행한다. 제안하는 기하 변환 엔진의 컬링 정렬 유닛은 기존 클리핑 유닛에 비해 면적과 동작 사이클이 크게 줄었고 스캔 변환 처리기의 면적은 거의 증가하지 않아 전반적으로 동작 속도 및 동작 효율을 높였다. 제안하는 클리핑 구조를 적용한 3차원 그래픽 가속기는 Verilog-HDL을 이용하여 설계하고 FPGA를 이용하여 검증하였다.

• 대한전자공학회논문지SD
• /
• 제43권9호
• /
• pp.53-58
• /
• 2006

버텍스 쉐이더는 fixed function T&L(Transform and Lighting) 엔진의 유연성을 향상시키고, 이전보다 다양한 3D 그래픽 효과를 표현하기 위하여 설계되었다. 본 논문의 쉐이더는 DirectX 8.1 의 Vertex Shader 1.1 과 OpenGL ARB에 기초하여 설계하였다. 버텍스 쉐이더는 벡터 연산을 위하여 4개의 ALU로 구성된다. 작은 면적의 저전력 설계를 위하여 32비트 부동소수점 데이터 형식을 24비트 데이터 형식으로 대체하였다. 버텍스 쉐이더 코어의 동작 검증을 위하여 Xilinx Virtex2 300M gate 모듈을 사용하였다. 시납시스 합성결과 TSMC 0.13um 공정에서 115MHz의 주파수로 동작가능하고, 12.5M Polygons/sec 의 연산성능을 보였다. 버텍스 쉐이더 코어의 면적은 동일 공정에서 11만 게이트를 차지한다.