• Proceedings of the KIPE Conference
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• 2004.07a
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• pp.68-71
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• 2004

본 연구는 저전압 AC 전류원으로부터 밧데리 충전을 위한 에너지 변환회로를 제안한다. 전체 시스템의 소형화 및 고효율화를 추구하기 위해서, 풀브리지 MOSFET 정류기와 부스트 컨버터로 회로를 구성하였다. 제안된 컨버터 시스템의 동작원리 및 동작모드를 해석하고, 시뮬레이션을 통해 해석결과를 검증하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.50 no.11
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• pp.117-123
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• 2013

By exploiting the regular read and write access patterns of embedded SRAM memories inside Viterbi decoder, the memory architecture can be efficiently modified to reduce the power consumption of write operation. According to the experimental results with 65nm CMOS process, the proposed embedded memory used for Viterbi decoder achieves 30.84% of power savings with 8.92% of area overhead compared to the conventional embedded SRAM approaches.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.328-330
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• 2006

동적 전력 관리 기법을 활용한 프로세서의 등장은 고성능 임베디드 장치들의 저전력 설계에 있어서 큰 영향을 주고 있다 특히, XSCALE과 같은 고성능 프로세서의 소비전력은 동작 클럭의 속도와 비례하여 빠르게 증가하고 있으며, 이를 극복하기 위한 다양한 기법이 제시되었다. 동적 전력 관리 기법은 크게 1) 동적 전압 관리 기법과 동적 프리퀀시 관리 기법으로 구분된다. 동적 프리퀀시 관리 기법을 사용한 프로세서는 필요에 따라 프로세서의 동작 클럭 속도를 변경한다. 이는 전체적인 프로세서 성능의 저하를 수반하게 된다 특히, 주변 장치들의 전력 관리가 동시에 이루어지지 않을 경우에는 시스템의 전체적인 성능에 큰 영향을 끼치게 된다. I/O 장치의 인터럽트는 CPU의 현재 실행을 잠시 멈추고, 인터럽트 처리를 우선적으로 수행하도록 한다. 따라서 CPU가 처리할 수 있는 양보다 많은 인터럽트 발생은 인터럽트 처리 이후에 실제 응용 프로그램들이 동작할 시간을 줄이게 되어 CPU는 살아있으나, 인터럽트 이외의 실제 프로세스 실행을 진행할 수 없는 라이브륵(livelock) 현상이 발생한다. 동적 프리퀀시 스케일링을 사용하는 경우, 프로세서의 동작 속도 저하로 인한 livelock 현상이 발생할 수 있으며 이를 막기 위하여, 인터럽트 처리를 제한하는 기법을 제시한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.10A
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• pp.1582-1589
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• 2000

A dynamic D-flipflop is proposed aiming at low power and high frequency(GHz) operations. The proposed D-flipflop uses a smaller number of pmos transistors that it operates high speed in same dimensions. Also, it consumes lower power than conventional approaches by a shared nmos with clock input. In order to compare the performance of the proposed D-flipflop, we perform simulation estimating power consumption and maximum operating frequency of each same dimension D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop. A high speed dual-modulus prescaler employing the proposed D-flipflop is evaluated via the same method. The simulation results show that the proposed D-fliplflop has good performance than conventional circuits.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.23 no.6
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• pp.719-725
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• 2019

We propose a 2.4-GHz CMOS power amplifier (PA) with a bypass structure to improve the power-added efficiency (PAE) in the low-power region. The primary winding of the output transformer is split into two parts. One of the primary windings is connected to the output of the power stage for high-power mode. The other primary winding is connected to the output of the driver stage for low-power mode. Operation of the high power mode is similar to conventional PAs. On the other hand, the output power of the driver stage becomes the output power of the overall PA in the low power mode. Owing to a turning-off of the power stage, the power consumption is decreased in low-power mode. We designed the CMOS PA using a 180-nm RFCMOS process. The measured maximum output power is 27.78 dBm with a PAE of 20.5%. At a measured output power of 16 dBm, the PAE is improved from 2.5% to 12.7%.

• Journal of Advanced Navigation Technology
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• v.22 no.4
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• pp.302-310
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• 2018

To realize the self-driving technology, there have been various system designs based on the related V2X standards, especially the IEEE 802.11p and WAVE standard supporting the WLAN V2X communication. On the other hand, the new standard IEEE 802.11ba defining supplementary wake-up radio operation is now under standardization targeting the low power operation, and it includes the V2P operation in use cases. However, if IEEE 802.11ba is used with the IEEE 802.11ba for V2X operation, the additional transmission procedure of wake-up frame in IEEE 802.11ba may cause the congestion problem and fails to meet the delay requirement. In this paper, the system structure of the combination of IEEE 802.11ba with the 802.11p is studied. In addition, based on the analysis and simulation, the considerations and improvements for effective low-power V2P communication in future self-driving technology using IEEE 802.11ba are proposed.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.44 no.1
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• pp.45-50
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• 2007

This paper proposes a low power selective data write (SDW) scheme for a phase-change random access memory (PRAM). The PRAM consumes large write power because large write currents are required during long time. At first, the SDW scheme reads a stored data during write operation. And then, it writes an input data only when the input and stored data are different. Therefore, it can reduce the write power consumption to a half. The 1K-bit PRAM test chip with $128{\times}8bits$ is implemented with a $0.8{\mu}m$ CMOS technology with a $0.8{\mu}m$ GST cell.

• Proceedings of the KIEE Conference
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• 2003.11c
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• pp.492-495
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• 2003

최근들어 내장형 시스템의 설계에 있어서 고도의 집적화와 동작주파수 증가 및 이동형 시스템 수요 증가로 인해 전력 소모에 대한 중요성이 계속적으로 증가하고 있다. 이러한 제약을 해결하기 위해 태스크 형태의 소프트웨어가 나타나기 시작했다. 기존의 일반적인 내장형 시스템에서는 슈퍼루프(Super-loop) 형태의 소프트웨어가 기반을 이루고 있는데 이 구조내에 서는 저전력 모드 구현이 어렵다. 저전력 모드 진입 시점과 복귀 시점을 정하기가 어럽고 바꾸더라도 전체 시스템에 영향을 미치기 때문에 전체를 다 수정해주어야 한다. 하지만 태스크 형태의 내장형 소프트웨어에서는 각 태스크들이 독립적으로 돌아가고 태스크 내에서만 저전력 모드를 적용하게 되면 쉽게 저전력 모드 구현이 가능하다 이는 기능의 다양화와 복잡성에도 쉽게 대응할 수 있다는 일반적인 태스크 형태의 소프트웨어가 갖는 특징을 잘 나타내준다. 일반적으로 태스크 구조의 소프트웨어는 재사용성이 높아지고 실시간 운영체제를 사용함으로서 실시간 성능이 향상된다. 본 논문에서 보여주는 모델은 디바이스에 의존적이면서 빠른 응답시간을 요구하는 평면 디스플레이를 위한 소프트웨어이다. 태스크 기반의 소프트웨어에서 유휴 상태(idle state)를 활용하는 것을 기반으로 구현하였고, 이는 기존 슈퍼루프형태의 소프트웨어에 비하여 전력소모량이 줄어듬을 보여준다.

• Electronics and Telecommunications Trends
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• v.24 no.6
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• pp.11-21
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• 2009

에너지를 절약하고 제품을 축소하기 위하여 전력공급 장치나 전력변환 장치에 사용되는 전력반도체는 전력용 파워스위칭 소자와 제어 IC로 구성되어 전력을 시스템에 맞게 배분하는 제어와 변환기능을 가진 반도체로 단순히 전력을 조절하고 전달하는 역할에서 에너지효율 제고 및 시스템 안정성과 신뢰성을 좌우하는 역할로 확장되어 가고 있고, 교토의정서 등의 지구 온난화 방지노력과 글로벌 환경규제의 확대로 친환경 절전형 부품/시스템 개발이 절실히 요구되는 실정이다. 이에 따라, 본 고에서는 스마트환경, 그린에너지, 예방진단 등 미래 인간생활 대응을 통해 신기술 및 신시장을 창출하는 신성장 동력 분야인 저전력, 고효율, 저발열, 저소음 등 환경 친화적으로 동작하여 에너지 효율 및 $CO_2$ 배출에 직접적인 영향을 미치는 친환경 절전형 전력반도체 기술 동향에 대해 논의하고자 한다.

• Journal of the Korean Institute of Intelligent Systems
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• v.10 no.5
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• pp.478-486
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• 2000

This paper proposes a design method that can minimize the power dissipation of CMOS digital circuits without affecting their optimal operation speeds. The proposed method is based on genetic algorithms(GAs) combined to the retiming technique, a circuit transformation technique of repositioning flip-flops. The proposed design method consists of two phases: the phase of retiming for optimizing clock periods and the phase of GA retiming for minimizing power dissipation. Experimental results using Synopsys Design Analyzer show that the proposed design method can reduce the critical path delay of example circuits by about 30-50% and improve the dynamic power performance of the circuits by about 1.4~18.4%.