• 대한전자공학회논문지SD
• /
• 제43권1호
• /
• pp.79-84
• /
• 2006

본 논문에서는 저전력 휴대 멀티미디어 SoC를 위한 새로운 H.264 디블록킹 필터를 제안하였다. H.264 디블록킹 필터는 처리되는 화소값의 차이가 어떤 특정 조건을 만족하면 필터링의 일부 또는 전부를 수행하지 않아도 된다. 더욱이 양자화 계수값이 16 미만일 때에는 필터링 전체를 수행하지 않아도 된다. 이러한 특성을 이용하면 동작중에 디블록킹 필터 전체 또는 일부분을 가동 중단시킴으로서 전력 소모를 크게 줄일 수 있다. 제안하는 디블록킹 필터는 간단한 제어 회로를 사용하여 블록의 일부 또는 전부를 가동 중단시킬 수 있으며, 단일 하드웨어로 수평방향 필터링과 수직방향 필터링을 동시에 수행할 수 있다. 제안하는 저전력 디블록킹 필터는 $0.35{\mu}m$ 표준 셀 라이브러리 공정을 사용하여 실리콘 칩으로 구현되었다. 게이트 수는 약 20,000 게이트, 최대 동작 주파수는 108MHz, 최대 처리능력은 CCIR601 형식에서 30 frame/s이다.

• 한국정보통신학회논문지
• /
• 제12권1호
• /
• pp.130-136
• /
• 2008

본 논문에서는 $UHF(860{\sim}960MHz)$ 대역 RFTD 태그(tag) 칩을 위한 저전력 고성능 아날로그 회로를 설계하였다. 설계된 아날로그 front-end 블록은 국제표준인 ISO/IEC 18000-6C(EPCglobal class1 generation2) 표준규격을 따르며, 성능테스트를 위한 메모리 블록을 포함하고 있다. 모든 회로를 1V에서 동작하도록 하여 세부 회로들의 전력소모를 최소화하였으며, 보다 정확한 복조를 위해 전류모드 슈미트 트리거를 포함한 ASK 복조기를 제안하였다. 제안된 복조기는 0.014% 복조오차를 갖는다. 설계된 회로를 0.18um CMOS 공정 변수를 이용하여 모의실험 한 결과 최소 $0.2V_{peak}$ 입력으로 동작 가능하며, 1V 전원전압에서 $2.63{\mu}A$의 전류소모를 갖는다. 칩 면적은 $0.12mm^2$이다.

• 융합신호처리학회논문지
• /
• 제25권1호
• /
• pp.33-38
• /
• 2024

제품간 또는 시스템간을 서로 연결하는 커넥티드 기술의 중요성이 커지고 있다. 커넥티드 기술은 주변 사물들과 소통하고 네트워크로 서로 연결되어 하나의 시스템처럼 동작시킬 수 있는 개념이다. 특히 무선 통신을 이용하여 구현할 수 있으며 통신거리, 속도 등 적용 시스템에 따라 다양한 조건이 요구된다. 본 연구에서는 자율주행차, 드론, UAV, 공유이동수단 등 모빌리티 장치간의 커넥티드 구현을 위한 통신 기술 동향을 분석하였다. 현재 상용화되거나 개발 중인 최신 통신 방식의 통신거리, 속도, 유무선여부 등을 조사하였으며, 특히 저전력 동작 여부에 중점을 두어 분석하였다. 저전력원거리통신(LPWAN) 시스템 구축에 필요한 요소기술이 무엇인지 도출하였으며, 1차적으로 드론 커넥티드 구성을 위한 방안을 도출하였다. 분석결과 LoRa 시스템을 활용한 커넥티드 시스템 구현이 가능함을 보였으며, 구성방안 예시안을 제시하였다.

• 정보처리학회논문지A
• /
• 제18A권3호
• /
• pp.93-98
• /
• 2011

최근 배터리로 동작하는 임베디드 시스템의 사용이 급격히 증가하고 있지만, 현재 배터리 기술의 발전 속도는 임베디드 시스템의 전력 사용량의 증가를 따라가지 못하여, 장시간 사용을 위해서는 배터리의 크기가 커져야 하는 단점이 있다. 내장형 시스템에서 소모하는 전력량은 시스템을 구성하는 하드웨어와 시스템을 구동하는 소프트웨어에 의해 결정된다. 그러나 하드웨어적으로 저전력을 지원하더라도 운영체제 등 소프트웨어 수준에서 이를 활용하지 못하면 절전 효과를 극대화할 수 없다. 따라서 본 논문에서는 모바일 임베디드 시스템 환경에서 멀티미디어 애플리케이션 구동시 BET(Break Even Time)기반 태스크 분할을 이용하여 소비 전력을 감소시키는 스케줄링 기법을 제안한다.

• 전기전자학회논문지
• /
• 제10권2호통권19호
• /
• pp.103-108
• /
• 2006

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다. 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.

• 한국전자파학회논문지
• /
• 제23권3호
• /
• pp.377-383
• /
• 2012

본 논문에서는 저전력 센서를 위한 평면형 구조의 Rectenna 시스템을 설계하여 수신 센서의 wake-up 회로에 응용함으로써, 유효 주파수 신호의 입사시에만 동작되는 수신기 시스템을 제안하였다. 2.4 GHz 대역의 평면형집적이 가능한 Rectenna 시스템 설계를 위해 기존 여파기를 DGS 형태로 설계하여 다이오드에 의한 고조파 성분인 4.8 GHz, 7.2 GHz 신호를 제거와 DC-path를 위한 2.4 GHz 주 신호원의 제거를 수행하였다. 설계된 Rectenna의 변환 출력 전압 분석을 통해 수신시 시스템의 공급 전원의 스위칭 회로 구동에 활용함으로써 저전력 센서 수신 시스템의 동작 여부를 평가하였다. 제안된 시스템은 수신 센서의 신호 수신 여부에 따른 저 잡음 증폭기 동작점검에 의해 wake-up 성능이 평가되었으며, 실험 결과 우수한 동작 성능을 나타내었다.

• 대한전자공학회논문지SD
• /
• 제47권3호
• /
• pp.7-17
• /
• 2010

본 논문은 4-트랜지스터 래치 셀을 이용한 저전력향 신개념의 SRAM을 제안한다. 4-트랜지스터 메모리 셀은 종래의 6-트랜지스터 SRAM 셀에서 access 트랜지스터를 제거한 형태로, PMOS 트랜지스터의 소스는 비트라인 쌍에 연결되고 NMOS 트랜지스터의 소스는 두개의 워드라인에 각각 연결된다. 동작시 워드라인에 일정크기의 전압을 인가할 때 비트라인에 흐르는 전류를 감지하여 읽기동작을 수행하고, 비트라인 쌍에 전압차이를 두고 워드라인에 일정크기의 전압을 인가하여 쓰기동작을 수행한다. 이는 공급전압 보다 낮은 소신호 전압으로 워드라인과 비트라인을 구동하여 메모리 셀의 데이터를 저장하고 읽어낼 수 있어서 동작 소비전력이 적다. 아울러 셀 누셀전류 경로의 감소로 인해 대기 소모전력 또한 개선되는 장점이 있다. 0.18-${\mu}m$ CMOS 공정으로 1.8-V, 16-kbit SRAM test chip을 제작하여 제안한 회로기술을 검증하였고, 칩 면적은 $0.2156\;mm^2$이며 access 속도는 17.5 ns 이다. 동일한 환경에서 구현한 종래의 6-트랜지스터 SRAM과 비교하여 읽기동작시 30% 쓰기동작시 42% 동작소비전력이 적고, 대기전력 또한 64% 적게 소비함을 관찰하였다.

• 전력전자학회논문지
• /
• 제2권2호
• /
• pp.8-18
• /
• 1997

본 논문에서는 개선된 PWM 적용성, 저손실 특성 및 낮은 전압 스트레스를 가지는 새로운 저손실 준 병렬공진 직류-링크 인버터를 제안한다. 직류-링크 동작손실을 대폭 감소시킴은 물론 넓은 동작범위에 걸쳐 안정한 소프트 스위칭을 보장하기 위하여 프리휠링 구간을 최소화시키는 방법을 또한 제안한다. 게다가 직류-링크의 영전압 구간의 무손실 제어에 의하여 낮은 변조지수 동작에 있어서도 제안된 인버터는 개선된 PWM 적용성을 보인다. 제안된 인버더 토폴로지의 유용성을 확인하기 위하여 실험 및 시뮬레이션을 행하였다.

• 대한전자공학회논문지SD
• /
• 제37권1호
• /
• pp.75-82
• /
• 2000

본 논문에서는 새로운 16비트 저전력 ALU(Arithmetic Logic Unit) 구조 및 회로를 제안하여 트랜지스터 레벨로 설계, 제작 및 테스트하였다. 설계한 ALU는 16개의 명령어를 수행하며 2단계 파이프라인 구조를 가진다. 제안한 ALU는 switched capacitance를 줄이기 위해 논리연산시에는 덧셈기가 스위칭하지 않도록 하였으며, P(propagation)블록의 출력을 듀얼버스(dual bus)구조로 하였다. 또한 이와 같은 ALU구조를 위한 새로운 효율적인 P 및 G(generation)블록을 제안하였다. 그 외에 저전력 실현을 위하여 ELM덧셈기, 이중모서리 천이 플립플롭double-edge triggered flip-flop) 및 조합형 논리형태(combination of logic style)을 사용하여 ALU를 구현하였다. 모의실험결과, 제안한 구조는 기존의 구조$^{[1.2]}$에 비교하여 수행되는 산술연산의 사용횟수에 대하여 논리연산의 사용횟수가 증가할수록 전력감축의 효과가 증가하였다. 수행되는 산술연산 대 논리연산의 전형적인 비율을 7:3이라고 가정할 때, 제안한 구조는 기존 구조에 비해서 12.7%의 전력감축을 보였다. 설계한 ALU는 0.6${\mu}m$ 단일폴리, 삼중금속 CMOS 공정으로 제작하였다. 칩 테스트 결과 최대동작 주파수는 53MHz로 동작하였고 전력소모는 전원전압 3.3 V, 동작 주파수 50MHz에서 33mW를 소모하였다.

• 전기전자학회논문지
• /
• 제12권4호
• /
• pp.211-216
• /
• 2008

이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.