• 전기전자학회논문지
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• 제10권2호통권19호
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• pp.134-140
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• 2006

본 논문에서는 상위 수준 합성에서 연산자들의 스위칭 최소화를 통한 저 전력 자원 할당 알고리즘을 제안했다. 본 논문에서는 이미 스케줄링 된 CDFG를 대상으로 전력 소모의 원인이 되는 스위칭 동작을 최소화하는 자원할당 알고리즘을 제안한다. 제안된 알고리즘은 DSP 분야의 회로나 필터를 대상으로 연산자가 소모하는 전력을 최소화 하고자 한다. 스케줄링 된 CDFG상에 있는 여러 개의 연산은 자원공유를 통하여 같은 기능 장치에 구현될 수 있다. 이런 경우 두 개의 연속적인 연산의 실행사이에 각 연산의 입력 변수들이 연속적으로 변화하기 때문에 기능장치의 스위칭동작이 변하게 된다 이때 자원할당 과정에서 기능장치의 입력 신호들 사이의 스위칭동작과 상관관계를 고려하여 소비전력을 감소시킨다. 본 논문에서 제안하는 방법을 이용하여 자원할당을 할 경우 기존 방법과 비교했을 때 그 수행속도는 사용하는 연산자의 수와 최다 제어 단계에 따라서 빨라 질 수 있다. 그리고 소모하는 전력의 경우, 작게는 8.5%에서 9.3%까지 감소효과가 있다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.1-10
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• 1998

휴대용 전자 시스템에 대한 deep submicron VLSI의 출현에 따라 기존의 면적과 성능(지연시간)외에 전력량 감축을 위한 새로운 방식의 CAD 알고리즘이 필요하게 되었다. 본 논문은 논리합성시 기술매핑 단계에서의 전력량 감소를 목적으로 한 논리 게이트 분할(gate decomposition)을 통한 재합성 알고리즘을 소개한다. 기존의 저전력을 위한 논리분할 방식은 Huffman 부호화 방식을 이용하였으나 Huffman code는 variable length를 가지고 있으며 logic depth (회로지연시간)와 글리치에 영향을 미치게 된다. 제안된 알고리즘은 임계경로상에 있지 않은 부회로에 대한 스위칭 동작량을 줄임으로써 logic depth (즉 속도)를 유지하면서 다양한 재구성된 트리를 제공하여 스위칭 동작량을 줄임으로써 전력량을 감축시키는 새로운 게이트분할 알고리즘을 제안한다. 제안된 알고리즘은 zero 게이트 지연시간을 갖는 AND 트리에 대하여 스위칭 동작량이 최소화된 2진 분할 트리를 제공한다. SIS (논리합성기)와 Level-Map (lower power LUT-based FPGA technology mapper)과 비교하여 각각 58%와 8%의 전력 감축효과를 보였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.600-603
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• 2008

본 논문은 액정 표시 소자 (liquid crystal display, LCD)의 저소비 전력을 위한 새로운 메모리-인-픽셀 회로 설계를 제안한다. 각 픽셀 (화소)이 한 개의 메모리를 가지고 있기 때문에 이러한 회로는LCD동작을 위해 게이트와 소스 구동 회로의 동작 없이도 메모리에 저장된 데이터를 이용하여 8컬러를 표현할 수 있다. 즉 구동 회로의 동작 없이도 각 화소에 내장된 메모리를 이용하여 데이터를 표현할 수 있기 때문에 LCD패널의 소비전력을 줄일 수 있다. 각 메모리 회로는 각 화소에 내장된 수정된 S-R플립플롭(NAND형)으로 구성되어 있고, 플립플롭은 겹치지 않는 클럭 CLK_A와 CLK_B를 이용하여 교류 바이어스를 공급한다. NAND형은 인버터형 메모리에 비해 회로는 더 복잡하지만, 약 50%의 더 낮은 소비전력 특성을 가진다. $96{\times}128$의 해상도를 가진 LCD패널에 대해 인버터형 메모리가 0.037 mW의 소비전력을 보인 반면 제안된 메모리 회로는 단지 0.007mW의 우수한 소비전력을 보였다.

• 전기전자학회논문지
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• 제7권2호
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• pp.166-171
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• 2003

본 논문은 상위 레벨 합성에서의 레지스터와 자원 할당 과정의 스위치 동작 최소화를 통한 저 전력 데이터 패스 할당 알고리즘을 제안한다. 제안하는 알고리즘은 스케줄링된 CDFG를 입력으로 할당 과정에서 전력 최소화를 수행한다. 알고리즘은 레지스터 할당과 자원 할당 과정을 나누어 수행한다. 레지스터 할당 알고리즘은 기능 장치내의 불필요한 스위칭 동작을 제거하고 멀티플렉서의 수를 최소화한다. 자원 할당 과정은 스위칭 동작을 최소화할 수 있는 연산자의 순서를 선택한다. 본 논문에서 제안하는 알고리즘과 genesis-lp 상위 레벨 합성시스템을 벤치마크를 이용한 비교 실험결과 평균 15.3%의 전력 감소효과가 있다.

• 한국통신학회논문지
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• 제31권4A호
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• pp.393-401
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• 2006

배터리로 동작하는 휴대용 임베디드 시스템에서 에너지 소모는 중요한 설계 파라미터이며, 동적 전력 관리는 잘 알려진 저전력 설계 기법중의 하나이다. 본 논문에서는 실시간 시스템에서 에너지를 고려한 태스크 스케줄링 알고리듬을 제안한다. 제안한 스케줄링 알고리듬은 시스템에 여유 시간이 존재할 경우 장치 중첩도가 높은 태스크가 우선적으로 수행되도록 스케줄링 하여 장치의 전력 상태 전환 횟수를 줄여준다. 전력 상태 전환 횟수가 줄어들 경우 상태 전환에 따른 전력 소모가 감소하고, 동적 전력 관리의 기회를 더욱 얻을 수 있다. 실험 결과 EDF 알고리듬으로 동작 하는 시스템에서 동적 전력 관리를 한 경우와 비교하였을 때 에너지 소모가 약 23% 감소하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.192-193
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• 2011

자기유도방식 무선전력전달용 DQ 인버터의 정적 동작 특성 및 동적 응답 특성을 해석하는데 복소 라플라스 변환을 페이저 변환된 회로에 적용하는 방법을 사용하였다. 최근에 발표된 복소 라플라스-페이저 변환이론이 교류 컨버터의 동적특성을 해석하는데 있어 실용적으로 아주 유용하다는 것이 연구를 통해서 확인되었다. 기존의 라플라스 변환을 복소수 영역으로 확대한 복소 라플라스 변환을 페이저 변환된 회로에 적용하면 전달함수를 구할 수 있어, 시스템의 안정도 분석과 제어기 설계가 가능해진다. 본 논문에서는 이론식을 유도하고 시뮬레이션을 통해 검증하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1205-1208
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• 2003

본 논문에서는 분할된 스캔을 이용한 저전력 BIST 구조를 제안한다. 제안하는 BIST는 내부 스캔 패스를 회로의 구조적인 정보와 테스트 패턴 집합의 특성에 따라 4개의 스캔 패스로 분할하고 일부 스캔 패스에만 입력패턴이 인가되도록 설계하였다. 따라서 테스트 패턴 입력 시에 스캔 패스로의 쉬프트 동작 수를 줄임으로써 회로 내부의 전체 상태천이 수를 줄일 수 있다. 또한 4개로 분할되는 스캔패스의 길이를 고려하여 각 스캔 패스에 대해 1/4의 속도로 낮춰진 테스트 클럭을 인가함으로써 전체 회로의 전력 소모를 줄일 수 있도록 하였다. ISCAS89 벤치마크 회로에 대한 실험을 통하여 제안하는 BIST 구조가 기존 BIST 구조에 비해 최대 21%까지 전력소모를 줄일 수 있음을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2014년도 춘계학술대회
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• pp.156-157
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• 2014

본 논문에서는 저전력 12비트 1MSps 연속 근사형 레지스터 아날로그-디지털 변환기를 제안한다. 제안하는 회로는 1.8V의 공급 전압에서 동작하며, Magnachip/SK Hynix $0.18{\mu}m$ CMOS 1Poly-6Metal 공정을 이용하여 설계하였다. 입력신호의 주파수가 100kHz일 때, 설계된 회로는 3.24mW의 낮은 소비전력 특성, $0.56mm^2$의 작은 칩 면적 특성, 70.03dB의 SNDR(Signal-to-Noise Distortion Ratio) 및 11.34비트의 ENOB(Effective Number of Bits) 특성을 보였다.

• 대한전자공학회논문지SD
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• 제43권3호
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• pp.21-32
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• 2006

본 논문에서는 누설전력 소비뿐만 아니라 스위칭 전력 소비를 동시에 줄일 수 있는 새로운 저전력 SRAM 회로를 제안한다. 제안된 저전력 SRAM은 대기모드와 쓰기동작에서는 셀의 소스라인 전압을 $V_{SSH}$로 증가시키고 읽기동작에서만 소스라인 전압을 다시 $V_{SS}$가 되도록 동적으로 조절한다. SRAM 셀의 소스라인 전압을 동적으로 조절하면 reverse body-bias 효과, DIBL 효과, 음의 $V_{GS}$ 효과를 이용하여 셀 어레이의 누설전류를 1/100 까지 감소시킬 수 있다. 또한 누설전류를 억제하기 위해 사용된 소스라인 드라이버를 이용하여 SRAM의 쓰기동작에서 비트라인 전압의 스윙 폭을 $V_{DD}-to-V_{SSH}$로 감소시킴으로써 SRAM의 write power를 대폭 감소시킬 수 있고 쓰기동작 중에 있는 셀들의 누설 전류 소비도 동시에 줄일 수 있다. 이를 위해 새로운 write driver를 사용하여 low-swing 쓰기동작 시 성능 감소를 최소화하였다. 누설전력 소비 감소 기법과 스위칭 전력 소비 감소 기법을 동시에 사용함으로써 제안된 SRAM은 특히 미래의 큰 누설전류가 예상되는 70-nm 이하 급 초미세 공정에서 유용할 것으로 예측된다. 70-nm 공정 파라미터를 이용해서 시뮬레이션한 결과 누설전력 소비의 93%와 스위칭 전력 소비의 43%를 줄일 수 있을 것으로 보인다. 본 논문에서 제안된 저전력 SRAM의 유용성과 신뢰성을 검증하기 위해서 $0.35-{\mu}m$ CMOS 공정에서 32x128 bit SRAM이 제작 및 측정되었다. 측정 결과 기존의 SRAM에 비해 스위칭 전력이 30% 적게 소비됨을 확인하였고 사용된 메탈 차폐 레이어로 인해서 $V_{DD}-to-V_{SSH}$ 전압이 약 1.1V 일 때까지 오류 없이 동작함을 관측하였다. 본 논문의 SRAM 스위칭 전력감소는 I/O의 bit width가 증가하면 더욱 더 중요해질 것으로 예상할 수 있다.

• 전자공학회논문지
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• 제51권4호
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• pp.59-65
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• 2014

본 논문에서는 전력증폭기의 효율을 증가시키기 위해서 모드변환 가능한 단권변압기를 제안한다. 모드변환 가능한 단권변압기를 통해 전력증폭기의 저 전력 모드 동작 시 효율을 개선할 수 있다. 이 논문에서는 0.18-${\mu}m$ CMOS 표준 공정을 이용하여 듀얼모드 단권변압기를 이용한 CMOS 전력증폭기를 설계하였다. 고 전력 모드와 저 전력 모드에서 단권변압기의 1차 권선의 권선수를 조절하여 전력증폭기의 동작을 최적화하였다. EM 시뮬레이션 및 전체 회로 시뮬레이션 결과 제안된 멀티모드 CMOS 전력증폭기의 출력전력이 24dBm일 때 전력부가효율(PAE)이 10.4%에서 멀티모드 동작으로 26.1% 로 상승하여 전력증폭기의 성능 개선되었다.