• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 추계학술대회
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• pp.875-878
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• 2015

본 논문에서는 고성능 HEVC 부호기 화면내 예측기의 적은 연산 시간 및 연산 복잡도, 하드웨어 면적 감소를 위한 하드웨어 구조를 제안한다. 제안하는 화면내 예측기의 하드웨어 구조는 연산 복잡도를 감소시키기 위해 공통 연산기를 사용하였고, 저면적 하드웨어 구조를 위해 $4{\times}4$ 블록 단위 연산기를 사용하였다. 공통 연산기는 모든 예측모드의 예측픽셀 생성과 필터링 과정을 하나의 연산기로 처리하기 때문에 연산기의 개수를 감소시킨다. 화면내 예측 하드웨어 구조는 $4{\times}4$ PU 공통 연산기를 사용하여 하드웨어 면적은 감소 시켰으며, $32{\times}32$ PU까지 지원하는 하드웨어 구조로 설계하였다. 제안하는 하드웨어 구조는 10개의 공통 연산기를 사용하여 병렬처리함으로써 화면내 예측의 수행 사이클 수를 감소시킨다. 제안하는 화면내 예측기의 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC $0.13{\mu}m$ CMOS 표준 셀 라이브러리로 합성한 결과 41.5k개의 게이트로 구현되었다. 제안하는 화면내 예측기 하드웨어 구조는 150MHz의 동작주파수에서 4K UHD@30fps 영상의 실시간 처리가 가능하며, 최대 200MHz까지 동작 가능하다.

• 한국정보통신학회논문지
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• 제23권12호
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• pp.1609-1617
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• 2019

ECC (Elliptic Curve Cryptography)와 RSA를 기반으로 하는 다양한 공개키 암호 프로토콜 구현을 지원하는 하드웨어 가속기 설계에 관해 기술한다. NIST 표준으로 정의된 소수체 상의 5가지 타원곡선과 3가지 키길이의 RSA를 지원하며 또한, 4가지 타원곡선 점 연산과 6가지 모듈러 연산을 지원하도록 설계되어 ECC와 RSA 기반 다양한 공개키 암호 프로토콜의 하드웨어 구현에 응용될 수 있다. 저면적 구현을 위해 내부 유한체 연산회로는 32 비트의 데이터 패스로 설계되었으며, 워드 기반 몽고메리 곱셈 알고리듬, 타원곡선 점 연산을 위해서는 자코비안 좌표계, 그리고 모듈러 곱의 역원 연산을 위해서는 페르마 소정리를 적용하였다. 설계된 하드웨어 가속기를 FPGA 디바이스에 구현하여 EC-DH 키교환 프로토콜과 RSA 암호·복호 둥작을 구현하여 하드웨어 동작을 검증하였다. 180-nm CMOS 표준 셀 라이브러리로 합성한 결과, 50 MHz 클록 주파수에서 20,800 등가게이트와 28 kbit의 RAM으로 구현되었으며, Virtex-5 FPGA 디바이스에서 1,503 슬라이스와 2개의 BRAM으로 구현되었다.

• 전자공학회논문지
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• 제50권1호
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• pp.180-184
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• 2013

이 논문에서는 (SOI) CMOS 공정을 이용한 저전력 안테나 스위치 컨트롤러 IC가 설계되었다. 제안 된 컨트롤러는 전력 수용능력과 고조파 왜곡 성능을 향상시키기 위하여 입력 신호에 따라 안테나 스위치를 구성하는 FET소자의 게이트 단자와 바디 단자에 +VDD, GND 그리고 -VDD에 해당하는 3 가지 상태의 로직 레벨을 제공한다. 또한, 입력-결합 전류제한 링 발진기와 하드웨어 효율적인 레벨 시프터를 적용함으로서 전력소모와 하드웨어 복잡도를 크게 감소시켰다. 제안 된 회로는 +2.5 V 전원을 공급받으며 송신 모드에서 135 ${\mu}A$를 소모하며 10 ${\mu}s$의 빠른 start-up 시간을 달성하였고, 전체 면적은 $1.3mm{\times}0.5mm$로 설계되었다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.125-128
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• 2011

본 논문에서는 한국기술표준원(KATS)과 국제표준화기구(ISO/IEC)에 의해 표준으로 채택된 블록암호 알고리즘 HIGHT의 효율적인 하드웨어를 구현하였다. HIGHT 알고리듬은 USN과 RFID와 같은 유비쿼터스 환경에 적합하도록 개발되었으며, 128 비트 마스터 키를 사용하여 64 비트 평문을 64 비트 암호문으로, 또는 그 역으로 변환한다. 저면적과 저전력 구현을 위해 암호화 및 복호화를 위한 라운드 변환 블록과 키 스케줄러의 하드웨어 자원이 공유되도록 설계 최적화를 하였다. $0.35-{\mu}m$ CMOS 표준 셀 라이브러리를 이용한 합성결과, HIGHT64 코어는 3,226 게이트로 구현되었으며, 80-MHz@2.5-V로 동작하여 150-Mbps의 성능을 갖는 것으로 평가되었다.

• 한국통신학회논문지
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• 제29권1C호
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• pp.1-8
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• 2004

본 논문에서는 사용 전원이 제한적인 이동통신 기기에 사용되는 터보 복호기의 전력 소모 원인이 되는 반복 복호 횟수를 줄이기 위한 알고리듬을 제안한다. 기존의 반복 횟수를 제어하는 방법의 경우, CRC를 사용하는 방법은 하드웨어 복잡도가 낮은 반면 BER 성능의 감소가 큰 단점이 있으며 LLR을 이용하는 방법은 BER 성능이 임계값에 의존적이며 임계값을 계산하는 추가적인 하드웨어가 필요한 단점이 있다. 제안된 알고리듬은 터보 코드의 우수한 오류 정정 성능을 이용하여 하나의 데이더 프레임에 대한 연속된 두 번의 복호 출력이 동일한 경우 복호를 종료하는 방법으로 간단한 버퍼와 계수기를 이용하여 하드웨어의 부담을 최소화하는 구현이 가능하며 BER 성능의 감소 없이 전력 소모를 줄일 수 있음을 확인하였다. 실험 결과, 제안한 방법은 BER 성능의 감소 없이 반복 복호 횟수를 60% 정도 줄이는 것으로 나타났으며, 반복 복호 횟수의 감소 정도에 비례하여 소모 전력도 절약된다.

• 한국항행학회논문지
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• 제14권2호
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• pp.220-226
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• 2010

본 논문에서는 2개의 송 수신 안테나를 갖는 MIMO 통신 시스템을 위한 저전력 심볼 검출기의 구조를 제안한다. 제안된 심볼 검출기는 MIMO 전송 기법 중 공간 다이버시티(spatial diversity, SD) 모드뿐 아니라 공간 다중화(spatial multiplexing, SM) 모드를 모두 지원하며, ML 수준의 성능을 제공한다. 또한, 연산 블록의 공유와 MIMO 모드에 따라 구분되는 클럭 신호를 사용하여 하드웨어의 전력 소모량을 크게 감소시켰다. 제안된 하드웨어 구조는 하드웨어 설계 언어 (HDL)을 이용하여 설계되었고, $0.13{\mu}m$ CMOS standard 셀 라이브러리를 사용하여 합성되었다. 전력 소모량은 Synopsys Power CompilerTM을 사용하여 측정되었고, 그 결과 기존의 설계 구조대비 제안된 구조의 경우 최대 85%까지의 평균 소모 전력을 감소시킬 수 있음을 확인할 수 있었다.

• Journal of Astronomy and Space Sciences
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• 제13권2호
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• pp.41-51
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• 1996

우리별 1,2호는 50kg급의 소형위성으로 위성체내의 모든 데이터의 처리는 주 컴퓨터에 의해 이루어진다. 따라서 주 컴퓨터는 위성운영의 중심으로 고도의 신뢰도를 요구하며, 저 전력소모, 저 중량, 소형 설계가 중요한 설계 제한요소로 고려되어야 한다. 우리별 1,2호의 컴퓨터부는 고성능의 컴퓨터 하드웨어를 사용하기보다는 신뢰도에 중심을 두어 비교적 간단하며 유동적인(flexible) 하드웨어로 설계되었으며, 소프트웨어에 더 큰 비중을 두고 있다. 우리별 I, 2호의 컴퓨터 시수탬은 주 컴퓨터인 OBCI86과 보조 컴퓨터인 OBC80으로 이루 어져 있으며, 주 컴퓨터인 OBCI86은 인공위성 운영체제(spacecraft operating system)를 사용하여 다중 태스크를 실시간적으로 처리한다 .. OBCI86과 OBC80은 발사 이후 현재까지 성공 적으로 동작하고 었다. 본 논문에서는 우리별 I, 2호의 주 컴퓨터인 OBCI86의 하드웨어와 소프트웨어에 대해 설명하고, 우주에서의 운영 결과를 분석하였다.

• 한국음향학회:학술대회논문집
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• 한국음향학회 2000년도 하계학술발표대회 논문집 제19권 1호
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• pp.141-144
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• 2000

최근에 무선통신망을 이용한 데이터 서비스가 폭넓게 제공되면서, 이동체(MS:mobile station)에 대한 위치정보나 교통상황 둥의 부가 정보 서비스가 제공되고 있다. 이와 같이 이동체가 자동차와 같은 운행수단일 때 사용자가 디스플레이 되는 문자정보를 확인하게 되면 운전의 안정성이 저하되어 실용적이지 못하다. 이를 위해서 문자를 음성으로 전환하여 주는 문자-음성변환기(text to speech : TTS)가 필요하다. 본 논문은 car navigation용 '한국어 무제한 어휘 음성합성기' 를 저가의 DSP chip(ADSP-2185)과 저용량의 4M bits ROM을 사용하여 low-cost system으로 하드웨어를 구성하였다. 본 연구에서 개발된 실시간 한국어 음성 합성기는 저가의 통신 단말기로서 사용 될 수 있으나, 반음절 연결부분의 연결이 불완전한 경우가 많았다. 그러나 종성이 없는 음절에 대해서는 명료도가 비교적 우수하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 제14회 신호처리 합동 학술대회 논문집
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• pp.113-116
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• 2001

제로트리 부호화 알고리즘 중 효율적이며 잘 알려진 SPIHT는 높은 메모리 요구로 인해 하드웨어 구현에 큰 어려움을 가지고 있다. 이 논문에서는 저 메모리 사용과 빠른 제로트리 부호화 알고리즘을 제안한다. 메모리를 줄이고 빠른 코딩을 위한 방법으로 다음 3가지를 사용한다. 첫 번째, 리프팅을 이용한 웨이블릿 변환은 기존의 필터뱅크 방식의 변환보다 저 메모리와 계산량의 감소를 가진다. 두 번째, 웨이블릿 변환된 계수들은 블럭으로 나누어져 각각 코딩된다. 여기서 블록은 제로트리 구조가 유지되는 STB(spatial tree-based block)이다. 세 번째, Wheeler 와 Pearlman이 제안한 NLS (no list SPIHT)를 이용한 부호화이다. NLS는 효율성에서 SPIHT와 거의 같으며 작고 고정된 메모리와 빠른 부호화 속도를 보여준다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2017년도 춘계학술발표대회
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• pp.7-8
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• 2017

최근 ARM 프로세서의 가상화 확장 기술을 이용하는 임베디드 시스템에서 다종의 OS 작동을 지원하는 하이퍼바이저가 많이 개발되었다. 가상화 기술은 하드웨어 자원을 효과적으로 사용한다는 이점이 있지만, RTOS를 작동시킬 경우 하이퍼바이저의 오버헤드에 의해 RTOS의 성능이 저하될 수 있는 문제가 발생한다. 본 논문에서는 가상화 기술을 지원하는 ARMv7 Cortex-A15 프로세서를 탑재한 NVidia Jetson TK-1 임베디드 보드에서 RTOS가 단독으로 작동했을 때의 성능과 QPlus Hypervisor를 통해 Linux OS와 함께 RTOS가 작동했을 때의 성능을 측정하고 비교 분석 하였다.