• 한국통신학회논문지
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• 제35권2B호
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• pp.215-224
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• 2010

컨테이너 보안장치(CSD)는 컨테이너의 도어를 통한 침입을 감시하는 장치이며, IEEE 802.15.4의 비컨 모드에서 RFD로 동작한다. 그러나 비컨 모드에서는 CSD 리더가 없어도 주기적으로 리더의 신호를 탐지하게 되므로 배터리 소모가 크다. CSD는 목적지에 도착할 때까지 이상없이 동작해야 하므로 배터리 소모를 줄이고, 위험 발생 시 CSD 리더에게 능동적으로 메시지를 전달해야 한다. 본 논문에서는 미국 DHS의 CSD 규격에 부합하는 저전력 CSD를 제안한다. 제안하는 CSD는 전력 소모를 최소화한 하드웨어 디자인과 저전력 동작기법인 불침번 기법, 저전력 센싱 기능을 통해 배터리 소모를 줄인다. 또한 위험 상황 발생 시 리더에게 능동적으로 경고 메시지를 전달한다. 성능 평가 결과 제안한 CSD는 불침번 기법을 통해 배터리 소모를 70% 이상 줄이고, 저전력 센싱 기능을 통해 불필요한 센싱을 80% 이상 감소시키며, 직접적인 통신 거리 밖에 있는 리더에게 94%가 넘는 확률로 메시지를 전달할 수 있음을 보였다.

• 한국통신학회논문지
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• 제32권5A호
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• pp.503-509
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• 2007

저전력 움직임추정은 휴대용 정보단말의 실시간 비디오 코딩에 필수적이다. 본 논문에서는 전역탐색 블록정합 방식을 적용한 저전력 움직임추정 알고리즘과 이를 1차원 배열의 VLSI로 구현한 하드웨어 구조를 제안한다. 전역 탐색 블럭정합 방법의 전력소비의 주원인은 많은 연산량과 탐색영역의 프레임 데이터를 호출하는 횟수가 많다는 점이다. 본 논문에서는 두 개의 인접한 참조블럭의 움직임추정 연산을 동시에 병렬로 수행하여 탐색영역의 메모리 호출횟수를 감소시켰으며, 움직임추정시 결과에 영향을 미치지 않는 불필요한 연산을 제거하였다. 제안된 움직임추정 알고리즘을 1차원 PE (processing element) 배열구조의 VLSI로 구현하여 실험한 결과, 제안된 움직임추정기는 기존의 저전력 움직임추정기에 비해 9.3%의 소비전력 감소와 2배 정도의 속도향상이 있음을 확인하였다.

• 한국콘텐츠학회논문지
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• 제8권9호
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• pp.42-54
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• 2008

오늘날의 내장형 시스템은 군사 무기체계, 로봇, 인공위성 등과 같이 전통적인 내장형 시스템과 휴대폰, PMP(Portable Multimedia Player), PDAs(Personal Digital Assistants)와 같이 통신과 멀티미디어 기기가 결합된 디지털 컨버전스 시스템에서 먹는 PC, 웨어러블 컴퓨터와 같은 차세대 PC 개념으로 진화하고 있다. 차세대 PC는 문서작성 인터넷 검색 데이터 관리 등에서 사용되었던 기존의 PC에서 분기된 네트워크 기반의 인간중심 디지털 정보기기이다. 웨어러블 컴퓨터는 극히 전력과 메모리 제한적인 시스템으로, 구성 하드웨어의 제약 사항을 극복하고 사용자 서비스의 QoS를 제공하기 위해 초소형이면서 저전력 기능을 갖춘 실시간 운영체제를 사용해야만 한다. 본 논문에서는 웨어러블 컴퓨터를 위한 저전력 실시간 운영체제 eRTOS를 설계 및 구현하였다. 본 논문에서 구현한 eRTOS는 18KB의 풋프린트(footprint)로 동적 전력 관리 기법(Dynamic Power Management)과 장치 전력 관리 기법(Device Power Management)의 저전력 기법이 구현되어 있다. 웨어러블 컴퓨터의 응용프로그램을 실험하여 47%의 전력 소모 감축효과를 확인하였다.

• 대한전자공학회논문지SP
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• 제44권5호
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• pp.103-111
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• 2007

본 논문에서는 single-chip CMOS Image Sensor(CIS)용 고화질 image signal processor(ISP)에 최적화된 하드웨어 구조를 제안한다. Single-chip CIS는 CIS와 ISP가 하나의 칩으로 구현된 것으로, 다양한 휴대기기에 사용된다. 휴대기기의 특성상, single-chip CIS용 ISP는 고화질이면서도 저전력을 위해 하드웨어 복잡도를 최소화해야 한다. 영상의 품질 향상을 위해서 다양한 영상 처리 블록들이 ISP에 적용되지만, 그 중에 핵심이면서 하드웨어 복잡도가 가장 큰 블록은 컬러 영상을 만들기 위한 색 보간 블록과 영상을 선명하게 하기 위한 화질 개선 필터 블록이다. 이들 블록은 데이터 처리를 위한 로직 외에도 라인 메모리를 필요로 하기 때문에 ISP의 하드웨어 복잡도의 대부분을 차지한다. 기존 ISP에서는 색 보간과 화질 개선 필터를 독립적으로 수행하였기 때문에 많은 수의 라인 메모리가 필요하였다. 따라서 하드웨어 복잡도를 낮추기 위해서는 낮은 성능의 색보간 알고리즘을 적용하거나, 화질 개선 필터를 사용하지 않아야 했다. 본 논문에서는 화질 개선을 위해 경계 적응적이면서 채널간 상관관계를 고려하는 고화질 색 보간 알고리즘을 적용하였다. 또한 채널 간 상관관계를 고려하는 색 보간 알고리즘의 특성을 이용하여 색 보간 블록과 화질 개선 필터 블록이 라인 메모리를 공유하도록 설계함으로써, 전체 라인 메모리 수를 최소화하는 새로운 구조를 제안한다. 제안된 방법을 적용하면 화질 개선 필터 블록을 위한 추가적인 라인 메모리가 불필요하기 때문에, 고화질과 낮은 복잡도 모두를 만족시킬 수 있다. 제안 방식과 기존 방식의 MSE(Mean Square Error)는 0.37로, 메모리 공유로 인한 화질의 저하는 거의 없었고, 고화질 색 보간 알고리즘을 적용했기 때문에 전체적인 화질은 향상되었다. 제안된 ISP 구조는 Verilog HDL 및 FPGA를 이용하여 실시간으로 구현 검증되었다. 0.25um CMOS 표준 셀 라이브러리를 이용하여 합성하였을 때, 총 게이트 수는 37K개였으며 7.5개의 라인 메모리가 사용되었다.

• 한국정보통신학회논문지
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• 제19권1호
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• pp.178-184
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• 2015

본 논문에서는 UHD(Ultra High Definition) 영상을 위한 고성능 HEVC(High Efficiency Video Coding) 디블록킹 필터 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 필터링 수행시간 단축을 위해 두 개의 필터로 구성된 4단 파이프라인 구조를 가지며 경계강도 모듈을 병렬 구조로 설계하였다. 또한 저전력 하드웨어 구조를 위해 파이프라인의 단계를 클록 게이팅으로 설계하였고, 파이프라인 과정에서 단일 포트 SRAM에 접근할 때 발생하는 해저드 문제를 해결하기 위해 분할된 메모리 구조로 설계하였다. 전처리 단계에서 단일 포트 SRAM에 데이터를 저장할 때 발생하는 지연시간을 감소하기 위해 새로운 필터링 순서를 제안하였다. 본 논문에서 제안하는 디블록킹 필터 하드웨어 구조는 Verilog HDL로 설계 하였으며, TSMC 0.18um CMOS 표준 셀 라이브러리를 이용하여 합성한 결과 22k 개의 로직 게이트로 구현되었다. 또한, 동작 주파수는 150MHz에서 UHD급 8K 해상도인 $7680{\times}4320@60fps$ 처리가 가능하고 최대 동작 주파수는 285MHz이다. 제안하는 하드웨어 구조의 기본 처리단위 당 사이클 수를 비교 분석한 결과, 처리율이 기존 구조 대비 32% 향상된 결과를 얻었다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.38-43
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• 2006

CMOS image sensor는 집적회로 구현이 가능하여 사이즈를 줄일 수 있고 저전력으로 구현이 가능하며 효율적인 영상처리를 할 수 있다는 장점을 갖고 있다. 그러나 불량화소의 발생은 곧 화질의 저하로 연결되기 때문에 불량화소를 검출하는 방법에 대한 연구가 필요하다. 본 논문에서는 CMOS image sensor에 사용되는 효율적인 불량화소 검출 알고리듬과 그 하드웨어를 제안하였다. 불량화소를 검출하기 위하여 본 논문에서 제안한 방법은 Scan, Trace, Detection의 단계를 거친다. 시뮬레이션 결과 특정 조건에서는 99.99%의 불량화소 걸출 성공률을 나타냈다. 제안된 알고리듬은 Verilog HDL로 구현되었으며, 0.25 CMOS standard cell library에서 3.2k개의 게이트 수를 갖는다.

• 대한전자공학회논문지SD
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• 제40권2호
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• pp.117-125
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• 2003

본 논문에서는 저전력 및 고속의 특성을 갖는 MC-CDMA 시스템용의 동기획득 구조를 제안한다. 이를 위해 탐색핑거라는 새로운 구조를 설계하였다. 제안한 탐색핑거는 기존의 핑거를 수정한 구조로써, 원래의 핑거 기능 이외에 탐색기의 기능을 갖고 있다. 초기 동기획득시 탐색핑거는 탐색기와 함께 탐색기의 기능을 수행함으로써 초기 동기획득 시간을 단축시킨다. 그리고 초기 동기획득이 끝난 후에 본래의 핑거로 동작한다. 제안한 구조를 5㎒ MC-CAMA 시스템에 적용할 경우, 동기회득을 수행하는 블록에서 게이트카운트론 비교하였을 때, 약 63%의 하드웨어 복잡도 감소와 동시에 동기획득 시간을 5배 단축할 수 있었다.또한, 20㎒ MC-CDMA에서는, 약 75%의 하드웨어 복잡도를 감소시키면서 평균 동기 획득 시간을 최대 19배 단축할 수 있었다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.404-406
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• 2015

128-비트 마스터키를 지원하는 블록암호 CLEFIA-128의 저면적 하드웨어 구현에 대해 기술한다. 라운드 키 생성을 위한 중간값 계산과 라운드 변환이 단일 데이터 프로세싱 블록으로 처리되도록 설계하였으며, 변형된 GFN(Generalized Feistel Network) 구조와 키 스케줄링 방법을 적용하여 데이터 프로세싱 블록과 키 스케줄링 블록의 회로를 단순화시켰다. Verilog HDL로 설계된 CLEFIA-128 프로세서를 FPGA로 구현하여 정상 동작함을 확인하였다. Vertex5 XC5VSX50T FPGA에서 823 slices로 구현되었으며, 최대 145 Mhz 클록으로 동작하여 105 Mbps의 성능을 갖는 것으로 예측되었다.

• 한국항공우주학회지
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• 제48권10호
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• pp.831-835
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• 2020

HLS는 C/C++ 언어로 기술된 소스 코드로부터 자동으로 HDL 코드를 생성하므로 타이밍이나 제어가 간단하고 하드웨어 구조를 쉽게 변경할 수 있어 FPGA 시스템 개발 기간을 단축할 수 있는 장점이 있다. 본 논문에서는 Xilinx사의 Vivado HLS를 이용하여 텔레메트리 표준 106-17 LDPC 부호기를 설계할 때 간단한 코드 수정으로 목적에 맞는 구조 변경의 용이함을 보이고 Spartan-7 xc7s100 디바이스를 타겟으로 합성하여 throughput과 하드웨어 복잡도 등의 결과를 비교하였다.

• 한국정보과학회논문지:소프트웨어및응용
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• 제34권5호
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• pp.487-501
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• 2007

고성능 다중 이슈 DSP의 하드웨어 리소스 사용률을 높이기 위해서, 제공되는 상용 컴파일러는 일반적으로 반복 모듈로 스케쥴링(Iterative Modulo Scheduling)을 포함하고 있다. 하지만, 통신 및 미디어 처리 응용의 루프에 존재하는 과도한 순환 데이타 의존관계는 모듈로 스케쥴링 자유도를 제한하고 있다. 결과적으로, 멀티 이슈를 위한 DSP의 병렬 기능 유닛들은 완전히 사용되고 있지 못하다. 이러한 하드웨어 리소스 저사용 문제를 해결하기 위하여, 이 논문은 효율적인 모듈로 스케쥴링을 위한 새로운 컴파일러 전처리 기법을 기술하고 있다. 제안하는 전처리 기법은 두 가지로서 클로닝과 디스맨틀링으로 불리우며, 이 두가지 기법들은 StarCore SC140 DSP 컴파일러에 구현하여 검증하였다.