• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.192-197
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• 2017

본 논문은 저전력 영상 특징 추출 하드웨어 설계를 위한 공통 부분식 제거 기법 기반 이미지 필터 하드웨어 최적화 기법을 제안한다. 저전력 및 고성능 물체인식 하드웨어는 공장 자동화를 위한 산업용 로봇에 필수 모듈로 채택되고 있다. 따라서 물체인식 하드웨어의 영상 특징 추출 알고리즘에 다양하게 적용되는 Gaussian gradient 필터 하드웨어의 저면적 설계가 필수적이다. Gaussian gradient 필터의 하드웨어 복잡도를 줄이기 위해 필터에 사용되는 계수의 Symmetric한 특징과 Transposed form FIR 필터 하드웨어 구조를 이용했다. 제안된 이미지 필터의 하드웨어 구조는 알고리즘에 적용된 계수의 변형 없이 구현되었기 때문에 윤곽선 검출 알고리즘에 적용했을 때 검출 데이터의 열화 없이 구현될 수 있다. 제안된 이미지 필터 하드웨어 구조는 기존 구조와 비교했을 때 곱셈기의 수를 50% 절감할 수 있음을 확인했다.

• 한국항공우주학회지
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• 제45권5호
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• pp.401-408
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• 2017

본 논문에서는 저가 하드웨어 기반의 멀티로터용 비행제어 컴퓨터의 하드웨어 개발과 항법 및 제어 알고리즘의 설계 및 구현, 그리고 실제 비행실험을 통한 검증 과정을 서술하였다. 개발된 비행제어 컴퓨터는 마이크로컨트롤러를 통하여 멀티로터를 안정적으로 제어하며 통합된 Linux 컴퓨터를 활용하여 복잡한 임무에 대응이 가능하도록 설계되었다. 항법 해는 Complementary Filter를 통하여 500 Hz의 속도로 계산을 수행하고, 멀티로터의 운동모델을 기반으로 Observer를 설계, 측정 잡음을 크게 줄였다. 제어 알고리즘은 3차원 Curve Fitting을 통하여 얻은 Feed-forward Term을 사용하여 반응속도를 크게 향상시켰으며, 다수의 비행실험을 통하여 실제 상황에서 효과적으로 동작함을 확인하였다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2001년도 하계종합학술대회 논문집(4)
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• pp.143-146
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• 2001

본 논문에서는 다 채널 페이저 연산 장치를 전용하드웨어로 구현하기 위한 설계 구조에 대하여 제시하였으며, 이를 연산량이 많은 곱셈기를 시분할에 의해 공유하는 구조를 제시하였다. 또한 페이저 측정을 위한 Sliding-DFT 알고리즘을 순환 구현할 경우의 근사구현 오차에 관한 정량적인 연구를 수행하였다. 이러한 오차 영향의 해석을 기반으로 하여 곱셈기 공유 구조를 적용한 페이저 연산 장치를 설계하고, 설계한 하드웨어의 내부동작을 보여주는 시뮬레이션을 통해 설계의 정확성을 확인하였다

• 한국통신학회논문지
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• 제33권11C호
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• pp.940-948
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• 2008

본 논문에서는 휴대용 고속 무선 LAN 시스템에 적합한 저전력/저면적 MIMO-OFDM 기저대역 프로세서의 효율적인 하드웨어 구조를 제시한다. 고속 무선 LAN 시스템은 최대 수백 Mbps의 데이터 속도를 처리해야 하기 때문에 높은 시스템 클럭과 다중경로 구조를 사용하게 되는데, 이는 소모 전력과 구현 면적을 상승시키는 결과를 초래한다. 따라서 본 논문에서는 저전력으로 동작하면서도 동시에 하드웨어 부담을 줄인 고속 무선 LAN 시스템용 기저대역 프로세서의 하드웨어 구조를 제시한다. 이를 위해서 비트 병렬 처리 구조로 설계된 송신단 PLCP(TX-PLCP) 프로세서와 연산 복잡도를 효과적으로 감소시킨 심볼 검출기를 제안한다. 제안된 TX-PLCP 프로세서 구조는 비트 병렬 처리를 통해 동작 주파수를 감소시킴으로써 전력소모를 낮추는 효과를 얻을 수 있고, PMD 프로세서에서 가장 큰 면적을 차지하는 심볼 검출기는 수식 변형을 통해서 나눗셈 연산 및 제곱근 연산을 제거함으로써 저면적 설계를 가능하게 한다. 제안된 하드웨어 구조를 적용한 기저대역 프로세서는 Verilog HDL을 통해 설계 및 검증되었으며, 0.18um CMOS 공정을 통해 합성되었다. 합성결과, 병렬처리 구조를 적용한 TX-PLCP 프로세서는 비트 직렬 처리 구조에 비해 약 81% 감소된 전력에서 동작함을 확인하였고, 제안된 심볼 검출기는 나눗셈 및 제곱근 연산을 포함하는 심볼 검출 기법에 비해 약 18% 정도 하드웨어 복잡도가 감소함을 확인하였다.

• 전자진흥
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• 제29권12호
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• pp.8-16
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• 2009

금년 글로벌 시장 경기를 살펴보면, 미국발 금융위기로 세계시장이 동시에 불황에 직면하였다. 금년도 IT지출은 작년보다 5.2% 감소할 것으로 추정된다. 가트너 자료에 의하면, 컴퓨팅하드웨어부문에서 마이너스 16.5%로 가장 큰 타격을 입었고, 넷북 등 저가 제품의 수요 비중이 증가하며 IT하드웨어 업계의 수익을 압박한 것이다.

• 한국정보전자통신기술학회논문지
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• 제10권2호
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• pp.141-146
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• 2017

본 논문에서는 저전력 영상 특징 추출 하드웨어 설계를 위한 하드웨어 폴딩 기법 기반 저면적 Gradient magnitude 연산기 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 Gradient magnitude 벡터의 특징을 분석하여 기존 알고리즘을 하드웨어를 공유하여 사용할 수 있는 알고리즘으로 변경하여 Folding 구조가 적용될 수 있도록 했다. 제안된 하드웨어 구조는 기존 알고리즘의 특징을 최대한 이용했기 때문에 데이터 품질의 열화가 거의 없이 구현될 수 있다. 제안된 하드웨어 구조는 Altera Quartus II v16.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 41%의 logic elements, 62%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.22-34
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• 2010

기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.

• 한국정보전자통신기술학회논문지
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• 제9권4호
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• pp.414-418
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• 2016

본 논문은 저면적 gradient magnitude 연산을 위한 하드웨어 구조를 제안한다. 하드웨어 복잡도를 줄이기 위해 정사영 벡터의 특징 및 하드웨어 자원 공유기법을 이용했다. 제안된 하드웨어 구조는 gradient magnitude 연산 알고리즘의 변형 없이 구현되었기 때문에 gradient magnitude 데이터 품질의 열화 없이 구현될 수 있다. 제안된 저면적 gradient magnitude 연산 하드웨어는 Altera Quartus II v15.0 환경에서 Altera Cyclone VI (EP4CE115F29C7N) FPGA를 이용하여 구현되었다. 구현 결과, 기존 하드웨어 구조를 이용하여 구현한 연산기와의 비교에서 15%의 logic elements 및 38%의 embedded multiplier 절감 효과가 있음을 확인했다.

• 한국정보통신학회논문지
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• 제21권3호
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• pp.585-593
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• 2017

본 논문에서는 모바일 시스템을 위한 저전력 HEVC(High Efficiency Video Coding) 루프 내 필터의 디블록킹 필터 하드웨어 구조를 제안한다. HEVC의 디블록킹 필터는 영상압축 시 발생한 블록화 현상을 제거한다. 현재 다양한 모바일 시스템에서 UHD 영상 서비스를 지원하지만 전력 소모가 높은 단점이 있다. 제안하는 저전력 디블록킹 필터 하드웨어 구조는 필터를 적용하지 않을 때 내부 모듈에 클록을 차단하여 전력 소모를 최소화 하였다. 또한, 낮은 동작 주파수에서 높은 처리량을 위해 4개의 병렬 필터 구조를 가지며, 각 필터는 4단 파이프라인으로 구현하였다. 제안하는 디블록킹 필터 하드웨어 구조는 65nm CMOS 표준 셀 라이브러리를 사용하여 합성한 결과 약 52.13K개의 게이트로 구현되었다. 또한, 110MHz의 동작 주파수에서 8K@84fps의 실시간 처리가 가능하며, 동작 전력은 6.7mW이다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (A)
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• pp.281-286
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• 2006

배터리로 동작하는 휴대용 기기와 같은 임베디드 시스템은 복잡한 애플리케이션을 보다 오랜 시간 동안 동작할 수 있도록 하기 위해 하드웨어와 소프트웨어 측면 모두에서 저전력 기법의 구성이 필요하다. 한정된 하드웨어 시스템의 자원을 효율적으로 관리하고 보다 적은 전력소모를 위해서는 저전력 기법이 탑재된 저전력 실시간 운영체제가 필요하다. 본 논문에서는 IBM 과 MontaVista Software 에서 제안한 DPM(Dynamic Power Management) 기법을 적용한 저전력 실시간 운영체제를 설계 및 구현하였다.