• Journal of Broadcast Engineering
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• v.6 no.1
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• pp.66-71
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• 2001

This paper Introduces an implementation of MPEG-2 AAC codec system for digital audio broadcasting. This system consists of the encoder and the decoder. This system includes MPEG-2 system multiplexing and demultiplexing modules for Interfacing to the ETRI-DAB system. Four DSPs are adopted for the encoder and three DSPs for 7he decoder. Each DSP Processes system control. 1/0 control, audio signal processing. multiplexing and demultiplexing. This Paper also discusses some near future estimations relaxed to the DAB system and it\`s services. Currently a stereo audio codec is available but multi-channel audio codec and MPEG-4 audio cosec wall be also Implemented.

• Annual Conference on Human and Language Technology
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• 1997.10a
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• pp.446-453
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• 1997

정보화 시대에 한국어의 활발한 보급을 위해서는 다양한 모국어 사용자들의 학습 요구를 충족 시키는 한국어 코스웨어의 개발 및 통신망을 이용한 제공이 필요하다. 하지만, 외국어로서 한국어를 학습하고자 하는 학습자들을 위한 한국어 코스웨어는 영어와 일본어에 국한되어 있어서 유럽어를 모국어로 하는 학습자들의 한국어 학습 효율을 저하시키므로, 그들의 모국어로 된 한국어 코스웨어의 개발이 요구된다. 이러한 개발 단계에서 제일 처음 부딪히는 문제로 한글 윈도우(Windows)나 통신망(net-work) 환경에서 영어의 알파벳을 제외한 유럽어(European Languages) 특수문자의 입 출력이 불가능하다는 것이다. 따라서 비전산 전문가들이 손쉽게 코스웨어를 만들 수 있도록 개발된 기존의 저작 도구(authoring tool)로는 유럽어와 한글을 동시에 사용하는 한국어 학습 내용을 기술할 수 없다. 본 논문에서는 한국어 학습을 위한 원격 교육의 필요성 및 문제점을 알아보고 이를 바탕으로 설계한 유럽어 지원 한국어 코스웨어 개발 도구(developing tool)인 반디(BANDI)의 시스템 구성, 사용자 인터페이스 및 비전산 전문가인 학습 내용 개발자를 위한 스크립트 언어를 소개하였다.

• Journal of the Korean Society for Precision Engineering
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• v.16 no.2 s.95
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• pp.153-163
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• 1999

본 연구에서는 격자패널을 통한 소음전달을 감소시키기 위하여 외부 구조적 가진으로부터 유발된 경량 패널의 진동을 능동 제어하는 기법을 기술한다. 최적 되먹임제어기와 적응 앞먹임제어기가 결합된 혼합형 제어기가 진동제어기로 사용된다. 되먹임제어기는 주파수 영역의 모델규명법에 의해 추출된 다중 입/출력 패널진동계 모델에 대하여 LQG 최적기법을 이용하여 감쇠능을 향상시키도록 설계된다. 앞먹임제어기는 되먹임 궤환의 결합효과를 자동적으로 보정할 수 있는 제안된 학습법칙에 기초하여 패널의 잔류진동이 최소가 되도록 적응된다. 45.7${\times}$45.7${\times}$2.54 ${cm^3}$ 벌집형상의 고강도 패널, 4개의 관성형 구동기 및 이산신호처리장치에 의해 구현된 패널 진동계에 대한 능동제어 실험을 수행해 본 결과 600Hz 주파수대역에 대한 12dB 진동저감이 이루어 질 수 있었다.

• Annual Conference on Human and Language Technology
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• 1994.11a
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• pp.223-230
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• 1994

본 한글꼴은 음절 및 음소의 가시성을 높이고자 한글 음소의 이중 가로선형 배열을 통한 밀도 분산형 한글꼴과 음소 나열형 한글꼴 등의 새로운 한글꼴의 다양한 표현의 실험 연구이다. 일도 분산형 한글꼴은 새로운 음소형 한글코드(닿소리, 홑소리, 받침 조합형)와 서로 대응하드록 일원화 한글꼴로 한글 및 옛 한글의 음소 조합형의 입.출력이 가능하다. 이러한 시도는 1바이트 이내에서 현대한글 및 옛한글을 구현하며, 이는 한글의 구현원리에 따른 음소형 코드체계의 실현 가능성으로 한글 코드체계의 최적화에 대한 새로운 가설을 제시 한다.

• Proceedings of the KIEE Conference
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• 2002.07c
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• pp.1739-1741
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• 2002

본 논문에서는 현재 당사에서 GIS 제조업체로서 당사의 제품에 대한 예방진단 시스템을 구축한다는 계획의 일환으로서 진행하고 있는 신가평/신태백 765kV 변전소의 800kV/362kV GIS용 피뢰기 누설전류 측정장치 개발에 대한 전반적인 개요와 진행 상황에 대해서 기술하도록 한다. 우선, 피뢰기의 일반적인 열화 특성에 관해서 고찰하며, 개발된 피뢰기 누설전류측정장치의 시스템 구성도를 통해서 미소전류에 대한 신호처리기법을 소개한다. 또한, 본 장치를 개발함에 있어서 진행된 전자기 적합성(Electromagnetic Compatibility) 시험 및 절연 내력 시험에 대해서 서술하며, 시험 전, 후의 입 출력 특성을 확인함으로서 제품의 신뢰성을 검증하도록 하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2000.04a
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• pp.558-560
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• 2000

본 논문은 ATM(Abstract Timed Machine)에 대해서 기술한다. ATM 은 임무 위급 시스템과 같은 실시간 시스템을 명세, 분석 및 검증할 수 있는 정형 기법이다. ATM 은 모드(mode), 전이(transition), 포트(port)로 구성된다. 모드는 머신의 압축된 상태를 의미하고 전이는 모드와 모드 사이의 변화를 말한다. 포트는 ATM 들 사이의 상호작용을 위한 진입을 나타내기 위한 것이다. ATM 은 소프트웨어 순환 공학을 위해 디자인 되었다. ATM은 재/역공학적 측면에서 계산 이론과 더불어 기존의 실시간 시스템의 소스코드에 대한 디지안 및 환경 정보를 나타낸다. 본 논문은 병렬성, 병렬적으로 동작하는 엔터티들 사이의 제어 정보이 흐름, ATM 타입과 클래스로부터의 인스턴스, 비/동기적 이벤트, 포트와 이벤트 타입, 포트의 타입, 통신, 입/출력, 예외처리, 시간에 관한 요구사항, 다수를 대상으로 하는 통신 주기적 작업등과 같은 ATM의 여러 개념을 기술하고 이러한 속성들을 Producer-Buffer-Consumer 예제로 살펴본다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.91-93
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• 2001

볼륨 렌더링(Volume Rendering)은 과학, 의학, 공학 등의 분야에서 3차원 볼륨 데이터(Volume Date)를 효과적으로 시각화(Visualization)하는 목적으로 널리 사용되고 있으며 고화질 영상 요구로 인해 3차원 볼륨 데이터의 크기는 점차 대용량화되어 가는 추세이다. 이러한 대용량 데이터의 고성능 처리를 위해서는 병렬입출력이 필수적이다. 본 논문에서는 병렬볼륨 렌더링에 최적화된 병렬화일시스템 PBS(Parallel Block Server)을 제안한다. PBS는 고성능 입출력 제공을 위해서 데이터입출력에 대한 응용 프로그램의 집적 통제를 위한 다양한 기능을 제공하도록 설계되어 있다. 이러한 직접통제의 단점인 복잡한 인터페이스 문제를 해결하기 위해서 볼륨 렌더링에 최적화된 데이터 입출력 전략을 자동화시킨 PBS 기반 라이브러리 VRPIO(Volume Rendering Parallel Input Output)를 제공한다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.9
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• pp.2164-2170
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• 2010

Digital Radio Frequency Memory, ( as DRFM ), is a device with the ability to restore output to the input RF signal in the required time after storing the incoming RF signals. Therefore DRFM is widely used in Jammer, EW Simulator, Target Echo Generator, and so on. This paper proposes its hardware implementation composed with the high frequency part and the digital processing part consisting of RF input/output module and local oscillator module. It is also proposed the replicated signal generation method which is consisted of the Analog-Digital conversion in the form of pulsed RF signal quantization, and FPGA to save and produce the playback signal, and RF signals to produce a Digital-Analog Conversion in the digital processing unit. This proposed scheme applied to test board and confirmed the validity of the proposed scheme through the test results obtained by the simulated input signals.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.369-372
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• 2005

산업체에서 사용되는 BLDC 모터 제어보드의 경우에는 대량 생산을 통하여 제작하며, 제작과정에서 발생한 불량 제어보드는 모터의 초기 기동실패와 고속회전시의 소음 및 화재 발생 등의 원인일뿐만이 아니라 이를 사용하여 응용제품을 생산하는 업체의 품질관리면에서 제어보드의 이상유무 확인이 반드시 필요하다. 일반적인 모터 제어보드의 이상 유무는 육안 및 소음에 의한 방법으로 모토의 기동실패나 고속 회전을 통한 소음등으로부터 경험에 의해 판단한다. 그러나 고속 회전시 발생되는 소음으로 모터 제어보드의 이상유무를 판단하게 되면 이상유무 판단에 필요한 시간이 길어져 대규모 생산과정에 적합하지 않을 뿐만아니라 작업자의 경험에 의존하게 됨으로써 생산성에 지장을 주게된다. 또한 검사시간을 줄이기 위하여, 저속 회전만으로 이상유무를 판단하고자 할 경우 소음정도가 약해 이상유무를 판단하기가 매우 어렵고 더욱더 숙련된 검사자를 필요로 하게 되므로 생산공정에 자동검사기의 도입이 필요하디. 본 논문은 BLDC 모터 제어기의 이상이 발생할 수 있는 경우를 고찰하고, 이러한 BLDC 모터 제어보드의 이상상태가 납땜불량 및 소자 파괴 의하여 입${\cdot}$출력이 비정상적으로 이루어 질 경우의 전류신호와 정상일 때의 전류신호를 비교분석한 후 이를 검출할 수 있는 아날로그 회로를 구현하고 실험을 통하여 검증을 하였다. 또한 이러한 BLDC모터 제어기의 검사기를 아날로그 회로로 구현할 경우의 주의점을 고찰한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.19 no.6
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• pp.1046-1055
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• 1994

In this paper, to design high speed 1 line VRAM(Video RAM) suitable for image signal processing with ASIC(Application Specific IC) method, the VRAM memory core has been designed using 3-TR dual-port dynamic cell which has excellent access time and integration characteristics. High speed pipeline operation was attained by separating the first row from the subarray 1 memory core and the simultaneous I/Q operation for a selected single address was made possible by adopting data-latch scheme. Peripheral circuits were designed implementing address selector and 1/2V voltage generator. Integrated ASIC has been optimized using 1.5[ m] CMOS design rule.