• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2004.05b
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• pp.647-650
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• 2004

MAC RX FIFO은 10Gbps전용 전송속도에서 제공하는 FIFO모듈이다. 10Gbps이상의 전송속도에서는 전송부, 수신부모두 양방향 전송신가능한 Full Duplex(전이중)방식을 사용한다. 기존 FIFO의 임시 버퍼기능 뿐만 아니라 프레임 흐름 컨트롤 블록을 적용하여 전송간의 프레임 흐름제어 기능을 수행한다. 하위계층에서 MAC으로부터 전송되는 데이터는 64비트와 데이터 유효 정보를 가진 8비트 데이터 유효 정보비트를 가진다. 이렇게 전송되는 데이터는 MAC RX FIFO에 프레임단위로 저장되어 프레임간의 구분정보 Codeword프레임을 확인하여 새프레임 데이터를 확인한다. 사용자계층에는 데이터 128비트와 유효 정보비트 16비트로 사용자계층에 전송한다. 본 논문에서는 10G 전송속도을 갖는 MAC RX FIFO을 설계한다. VHDL언어를 사용하였고 ModelSim5.6a로 시뮬레이션하여 파형분석과 타이밍 분석하여 정상적인 동작을 확인한다. MAC RX FIFO는 10Gbps전송속도에서 요구되어지는 모듈에서 Flow Control, Pause프레임기능을 갖는 모듈에 적용되어 사용가능 할 것으로 사료된다.

• Korean Journal of Logic
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• v.11 no.1
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• pp.33-65
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• 2008

최근에 양은석은 "비트겐슈타인과 초일관성: 비트겐슈타인의 반실재론"에서 모순에 대한 비트겐슈타인의 견해에 대해 매우 주목할 만한 주장을 하였다. 그에 따르면, 비트겐슈타인은 약한 의미의 초일관주의자로 간주될 수 있다. 이 글에서는 이러한 양은석의 주장이 설득력 없는 것임을 보이고자 한다. 또한 비트겐슈타인이 논리학과 수학, 그리고 모순을 어떻게 바라보았는지를 가능한 한 공정하게 조명하고자 한다. 여러 학자들은 모순에 대한 비트겐슈타인의 생각이 대단히 특이한 것이라고 간주하였고, 더 나아가 마치 어떤 중대한 오류를 포함하는 것처럼 평가하였다. 그러나 이제 이러한 평가는 더 이상 유효하지 않다. 모순과 관련된 비트겐슈타인의 생각은 더 이상 특이하지 않다. 왜냐하면 그의 생각은 옳기 때문이다.

• Proceedings of the IEEK Conference
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• 2000.06d
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• pp.23-26
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• 2000

본 논문에서는 정확한 비트 제어가 가능한 I-frame의 효율적인 부호화 방법을 제안한다. 기존 H.263＋의 DCT 계수들을 트리 구조로 재구성하여 각 계수에 대해 임베이드 제로트리 부호화 알고리즘을 적용시켜 부호화함으로써 코딩 효율을 향상시킴과 동시에 비트 율의 제어가 용이하도록 한다. 제안 방법의 유효성을 검증하기 위해 표준 동영상에 대한 컴퓨터 모의 실험 결과 제안 방법은 기존의 부호화 방법에 비해 비트 제어가 용이하고 부호화 성능이 개선됨을 확인했다.

• Journal of the Institute of Convergence Signal Processing
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• v.14 no.4
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• pp.255-260
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• 2013

In this paper, we propose the effective bit expansion of FFT module for improving the accuracy of correlation result of the Daejeon correlator. The Daejeon correlator based on FPGA was implemented in order to fast data processing with the fixed-point of FFT operation. In correlation result, however, the phenomenon of phase concentration to 0 degree was appeared in lower frequency area of bandwidth due to lack of operational bit. This phenomenon has an affect on the accuracy of correlation result by introducing the effect of data loss because of excluding phase concentration during analysis of observed radio source. In order to improving the accuracy of correlation result we carried out the simulation by expanding bit-number than 16-bit operation of previous FFT module within given resource limits of FPGA. Through the simulation results, the effective bit number for FFT module within used FPGA resource limits is able to expand, and we confirmed that the operational 20-bit of FFT module is effective for improving accuracy of correlation result by comparing with experimental result.

• Journal of IKEEE
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• v.25 no.2
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• pp.302-308
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• 2021

A 12-bit 10-MS/s pipeline analog-to-digital converter (ADC) is proposed for image processing applications. The proposed pipeline ADC consists of a sample and hold amplifier, three stages, a 3-bit flash analog-to-digital converter, and a digital error corrector. Each stage is operated by using a 4-bit flash ADC (FADC) and a multiplying digital-to-analog converter (MDAC). The proposed sample and hold amplifier increases the voltage gain using gain boosting for the ADC with high resolution. The proposed pipelined ADC is designed using a 180-nm CMOS process with a supply voltage of 1.8 and it has an effective number of bit (ENOB) of 10.52 bits at sampling rate of 10MS/s for a 1-V_pp differential sinusoidal analog input with frequency of 1 MHz. The measured ENOB is 10.12 bits when the frequency of the sinusoidal analog input signal is a Nyquist frequency of approximately 5 MHz.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.9 no.8
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• pp.1735-1740
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• 2005

SoC design integrates many IPs that operate at different frequencies and the use of the different clock for each IP makes the design the most effective one. An asynchronous FIFO is required as a kind of a buffer to connect IPs that are asynchronous. However, in many cases, asynchronous FIFO is designed improperly and the cost of the wrong design is high. In this paper, an asynchronous FIFO is designed to transfer data across asynchronous clock domains by using a valid bit scheme that eliminates the problem of the metastability and synchronization altogether. This FIFO architecture is described in HDL and synthesized to the Bate level to compare with other FIFO scheme. The subject mater of this paper is under patent pending.

• Journal of the Korean Institute of Telematics and Electronics S
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• v.35S no.9
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• pp.63-69
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• 1998

In this paper, we propose a new Bit-Rate control algorithm based on bit usage matching to substitute encoded GOP(s) for new GOP(s) in MPEG-2 bitstream. It iteratively encodes current picture according to quantization value of previous picture and records bit-usage of each slice until nearly target bits are used. With target bits falling in two output bits, quantization value of slice should be changed to alleviate output bit error. We use recorded bit-usage information to decide which slices should be encoded with one quantization value and others with another. As every macroblock has different activity, we change macroblock quantization value using slice quantization value and activity value. The simulation results demonstrate that the fluctuation of the output bits can be kept within few-several tens of bits while maintaining the quality of the reconstructed pictures at a relatively stable level.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.36D no.5
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• pp.36-43
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• 1999

A new design of a Direct Digital Frequency Synthesizer(DDFS) is presented, where a pipelined Coordinate Rotate Digital Computer(CORDIC) circuit is employed to calculate amplitude values of all the phase angles of sinusoidal waveforms produced. a near-optimal number of pipeline stages is determined based on an error analysis of calculated amplitude values in terms of the number of bits. The DDFS was implemented using a field programmable gate array, yielding a stable operating frequency of 11.75MHz. The measurement results show higher resolution, faster operating speed and simpler fabrication process, compared to ROM-based counterparts. The CORDIC-based DDFS yields 5 times higher resolution than conventional ROM-based versions.

• Proceedings of the IEEK Conference
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• 2000.11d
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• pp.105-108
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• 2000

본 논문에서 제안한 방법은 DCT 임베이디드 동영상 부호화기를 사용하여 부호화기의 레이트 디스토션 성능과 기존 프레임과 예측 프레임간의 의존성을 이용한 디스토션이 일정한 효율적인 비트율 제어 알고리즘을 제안한다. 다양한 표준 동영상에 대해 컴퓨터 모의 실험을 수행하고 기존 방법과의 비교를 통해 제안방법의 유효성을 검증하고 제안된 알고리즘의 부호화 효율을 확인했다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 1999.11b
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• pp.27-32
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• 1999

본 논문에서는 정확한 비트 제어가 가능한 동영상 통신을 위한 새로운 영상 부호화 방법을 제안한다. 기존의 표준 부호화기와 호환성을 최대한 유지하기 위해 MC/DCT 하이브리드 부호화 구조에 의거한 순차 전송의 임베이드 트리 구조의 부호화 방법을 기술한다. 제안 방법의 유효성을 검증하기 위해 표준 동영상에 대한 컴퓨터 모의 실험 결과 제안방법은 기존의 부호화 방법에 비해 비트 제어가 용이하고 부호화 성능이 개선됨을 확인했다.