• 한국정보과학회논문지:시스템및이론
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• 제31권1_2호
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• pp.1-9
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• 2004

현대 통신 분야에서 많이 응용되고 있는 유한 필드상의 중요한 연산은 지수승과 나눗셈, 역원 둥이 있다. 유한 필드에서 지수 연산은 이진 방법을 이용하여 곱셈과 제곱을 반복함으로서 구현될 수 있고, 나눗셈이나 역원 연산은 A$B^2$ 연산을 반복함으로서 구현될 수 있다. 그래서 이러한 연산들을 위한 빠른 알고리즘과 효율적인 하드웨언 구조 개발이 중요하다. 본 논문에서는 차수가 m인 기약 AOP에 의해 생성되는 $GF(2^m)$상의 제곱과 곱셈을 동시에 할 수 있는 새로운 구조의 비트-시리얼 제곱/곱셈기와 $AB^2$ -곱셈기를 구현하였다. 제안된 연산기들은 지수기와 나눗셈 및 역원기의 핵심 회로로 사용될 수 있으며 기존의 연산기들과 비교하여 보다 작은 하드웨어 복잡도를 가진다. 그리고 제안된 구조는 정규성과 모듈성을 가지기 때문에 VLSI 칩과 같은 하드웨어로 쉽게 구현함으로써 IC 카드에 이용될 수 있다.

• 한국산업정보학회논문지
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• 제7권5호
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• pp.167-174
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• 2002

본 논문에서는 타원 곡선 암호화 시스템 등에 응용되는 유한 필드 GF(2$^{m}$ )상의 모듈러 곱셈기 및 제곱기에 대한 처리 시간과 공간 복잡도를 비교 분석하였다. 이를 위하여 기존에 제시된 모듈러 곱셈기 및 제곱기를 설계하였으며, 이들을 VHDL로 기술한 후 회로를 합성하였다. 합성된 회로에 대한 기능 및 timing 시뮬레이션 결과 모두 정확한 결과 값을 얻었다. 합성된 모듈러 곱셈기 및 제곱기를 FPGA로 구현한 결과 한 클럭당 처리 시간은 시스톨릭 구조가 가장 빠르지만 지연 시간을 고려한 전체 처리 시간은 CA 구조가 가장 빠르다는 결과를 얻었다. 또한 공간 복잡도를 특성에 있어서는 LFSR 구조가 가장 우수하다는 결과를 얻었다.

• 한국안전학회지
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• 제19권4호
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• pp.135-140
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• 2004

마모구조는 대략적으로 기계, 화학 및 열적 마모 등으로 구분되어 진다. 평면변형 유한요소법이 지속적인 칩 형성을 갖는 대각선 가공을 시뮬레이션 하기 위하여 새로운 재료의 응력 및 온도 필드와 같이 사용되었다. 작업소재의 변형은 등방성 변형 경화를 갖는 탄성-점소으으로 취급되며, 수치해석의 해는 소성 변형과 온도 필드의 결합을 설명하며, 온도 종속적인 재료 물성치로 취급된다. 이 논문에서 개발된 모델에서는 전단영역 주위의 변형률, 응력 및 온도 분포에 대한 구성모델의 불확실성의 영향들을 보여주며 예측된 전단영역의 응력, 변형률 및 온도의 평균값들은 기존의 실험 치와 비교해서 잘 맞는 것으로 사료된다.

• 한국자기학회지
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• 제16권2호
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• pp.149-156
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• 2006

자기 기록 시스템은 시간의 흐름에 따라 기록 밀도는 높아지고 있고 또한 기록 속도 역시 빨라지고 있다. 더욱 빠른 기록 속도의 요구 치로 인하여 자기 기록 헤드에 인가되어지는 기록 주파수 역시 높아져야 하고 또한 기록이 일어나는 기록 미디어의 회전 속도 역시 빨라져야 한다. 이와 같은 두 가지 요건은 헤드와 기록 미디어에서 와전류를 발생시키게 된다. 기록 헤드에서는 기록 주파수에 의해 발생되는 와전류가 존재한다. 그리고 기록 미디어에서는 기록 주파수에 의해 발생되는 와전류와 회전하는 미디어의 선속도에 의해 발생하는 와전류가 존재하게 된다. 본 논문에서는 비선형 3차원 유한 요소법을 이용하여 자기 기록 헤드에서 발생하는 와전류와 기록 미디어에서 발생하는 두 종류의 와전류의 분포를 분석하고 이와 같이 발생한 와전류가 자기 기록시스템에서 자기 기록 필드에 미치는 영향에 대해서 연구하였다.

• 한국지반공학회논문집
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• 제27권10호
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• pp.93-104
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• 2011

본 연구에서는 댐이나 보와 같은 수리구조물이 설치된 포화 기초지반에서의 구속흐름(confined flow)에 대하여 확률론적 침투해석을 수행하였다. 침투해석은 유한요소법을 이용하였으며 투수계수의 수평방향과 연직방향의 공간적 상관성이 상이한 비등방성을 고려하였다. 지정된 입력 확률분포함수와 자기상관함수(autocorrelation function)를 따르는 2차원의 랜덤필드를 생성하기 위하여 Karhunen-Lo$\grave{e}$ve 전개법을 사용하였으며 생성된 랜덤필드를 이용하여 확률론적 응답을 얻기 위해 Monte Carlo 시뮬레이션을 수행하였다. 이로부터 투수계수의 불확실성과 공간적 변동성이 수리구조물과 기초의 침투로 인한 안정성과 관련된 기초를 통한 유량, 구조물 하부에 작용하는 양압력, 하류 유출면에서의 유출동수경사에 미치는 영향을 연구하였다. 해석결과로부터 투수계수의 확률분포와 자기상관 구조를 만족하는 랜덤필드로 고려하여 공간적 변동을 고려하는 방법은 결정론적 해석이나 투수계수를 하나의 랜덤변수로 고려하는 경우에 나타나지 않는 다양한 지반의 침투거동을 효과적으로 고려할 수 있음을 보여준다.

• 한국정보과학회논문지:컴퓨팅의 실제 및 레터
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• 제16권6호
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• pp.683-687
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• 2010

본 논문은 광역 무선 메쉬 네트워크에서 1홉 이웃 노드들의 정보만을 이용하는 애니캐스트 라우팅 기법을 제안한다. 제안 프로토콜은 물리계 장 이론에 기반하여 설계되었으며 일정량의 제어 패킷만으로 메쉬 게이트웨이의 부하를 분산한다. 분산 알고리즘 구현을 위하여 유한 차분법을 응용한다. 그리고 시뮬레이션을 통해 제안 프로토콜의 특성을 검증한다.

• 한국정보통신학회논문지
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• 제2권2호
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• pp.197-205
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• 1998

본 연구는 유한 차분법 시간 영역 알고리듬을 이용하여 배열 안테나의 전자계 특성들을 해석한다. 원통좌표 계에서 맥스웰 방정식의 유한차분 방정식을 정의하였으며, 자유공간과 같은 무한영역해석을 위해서 Mur의 흡수경계조건을 이용하였다. 배열 안테나를 단위격자 구조로 모델링한 후 시간영역에서 필드분포를 도시하였다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2008년도 동계학술대회
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• pp.69-72
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• 2008

최근 PKI-less 공개키 암호 시스템에 대한 연구가 진척되면서, 페어링(Pairing) 기반의 암호 시스템이 주목을 받고 있다. 페어링 기반의 암호 시스템은 두 개의 타원 곡선 상의 점을 유한체의 값으로 보내는 양방향 선형성(Bilinearity)을 가지는 페어링 함수를 기반으로 구성되는 암호 시스템이다. 페어링 기반의 암호 시스템 구현을 위해서는 페어링 연산 알고리즘이 필수적이며, 효율적인 페어링 연산을 위한 많은 연구가 진행되고 있다. 이러한 페어링 알고리즘에도 기존의 타원곡선 스칼라곱 알고리즘에서 야기되었던 부채널 공격이 동일하게 적용되기 때문에, 안전한 페어링 알고리즘을 위해서는 부채널 공격에 대한 저항성을 갖는 알고리즘이 필요하다. 이에 본 논문에서는 부채널 공격에도 안전하면서 비교적 효율적인 이진 필드 상의 페어링 알고리즘을 제시한다. 본 페어링 알고리즘은 기존의 부체널 공격 저항성을 갖는 페어링 알고리즘 중 가장 효율적인 알고리즘에 비해 효율성이 17% 정도 향상되었다.

• 대한전자공학회논문지TC
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• 제48권11호
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• pp.83-88
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• 2011

FDTD 수치해석법을 이용하여 모드가 변화하는 레버버레이션 챔버(RC) 내의 관측 평면내에서 파수 영역에서의 필드값의 계산이 가능하다. 이 필드 값은 RC 내의 모든 여기되는 모드의 방향성을 나타내어 준다. 스터링 효과를 계산하기 위하여 코릴레이션 계수를 구하였으며, 이를 3개의 상이한 스터러의 구조에 적용하여 그 결과를 상호 비교하였다. 이 결과를 통계적인 분석에 의한 표준편차와 비교하여 그 정당성을 입증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2017년도 추계학술대회
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• pp.247-249
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• 2017

NIST에서 표준으로 정의된 P-192, P-224, P-256, P-384 타원곡선 상의 스칼라 곱셈(scalar multiplication) 연산을 지원하는 Scalable 타원곡선 암호(Elliptic Curve Cryptography; ECC) 프로세서의 설계에 대해 기술한다. 투영(projective) 좌표계를 이용하여 하드웨어 자원 소모가 큰 나눗셈 연산을 제거하였으며, GF(p) 상의 덧셈, 뺄셈, 곱셈 등의 유한체 연산을 지원한다. 워드 기반 몽고메리 곱셈기를 이용하여 다양한 크기의 필드(field)에서 고정된 하드웨어 자원을 통하여 곱셈 연산을 수행하도록 하였으며, 필드의 크기에 따라 연산 사이클이 증가하거나 감소한다. 설계된 Scalable ECC 프로세서는 Verilog HDL로 모델링 되었으며, Modelsim을 이용한 기능검증을 하였다. Xilinx Virtex5 FPGA 디바이스 합성결과 5,376-비트 RAM과 970 슬라이스로 구현되었으며, 최대 55 MHz의 동작 주파수를 갖는다.