• 대한기계학회논문집B
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• 제37권9호
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• pp.823-828
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• 2013

실리콘 태양전지의 두께를 줄일 경우 여러 문제점이 발생하게 되는데 그 중에서 태양전지의 휨 현상은 제품 수율의 직접적인 원인이 되어 제품 상용화에 가장 큰 걸림돌이 되고 있다. 본 연구에서는 태양전지의 실리콘 웨이퍼 두께를 가변하였을 때의 휨 정도에 대해 정밀하게 측정하고자 하였다. 측정결과의 신뢰성을 높이고 비 대칭성 형상에 대해 자세하고 정밀하게 분석하기 위해 3D 이미지 스캐너를 사용하였다. 그 결과 실리콘 웨이퍼의 두께가 감소할수록 휨 정도는 급격하게 증가하고 곡률 또한 증가하는 것을 확인할 수 있었다. 실리콘 웨이퍼의 두께가 감소할 수록 휨 정도의 편차가 증가하여 형상의 비 대칭성이 증가하는 것 또한 확인되었다. 또한 Ag 전극의 부착이 휨 현상을 어느 정도 감소시키는 것을 알 수 있었다.

• 마이크로전자및패키징학회지
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• 제25권1호
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• pp.41-45
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• 2018

기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제27권3호
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• pp.89-93
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• 2020

반도체 패키지의 경박단소화로 인해 발생하는 복잡한 휨 거동은 내부 응력을 발생시켜 박리나 균열과 같은 다양한 기계적인 결함을 야기한다. 이에 따른 수율 감소를 막기 위해 휨 거동을 정확하게 예측하려는 노력은 다양한 측면에서 그 접근이 이루어지고 있다. 이 중 패키지를 구성하는 주 재료인 실리콘 웨이퍼는 일반적으로 균질한 물질로 취급되어 열에 의한 휨 거동은 전혀 없는 것으로 묘사된다. 그러나 실리콘을 얇게 가공하기 위해서 진행되는 그라인딩과 폴리싱에 의해 상온에서 휨이 발생한다는 사실이 보고되어 있고, 이는 표면에 형성되는 damage layer가 두께 방향으로 불균질함을 발생시키는 것으로부터 기인한다. 이에 본 논문에서는 반도체 패키징 공정 중 최고온 공정 과정인 solder reflow 온도에서 단면 연마된 웨이퍼가 나타내는 휨 거동을 측정하고, 이러한 휨 량이 나타나는 원인을 연마된 면과 그렇지 않은 면의 열팽창계수를 측정함으로써 밝혀내었다. 측정에는 미세 변형률과 형상이 모두 측정 가능한 3차원 디지털 이미지 상관법(Digital Image Correlation; DIC)을 이용하였다.

• 마이크로전자및패키징학회지
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• 제15권1호
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• pp.65-69
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• 2008

본 연구는 실리콘 칩의 휨 강도가 칩 이면에 존재하는 웨이퍼 그라인딩 관련 결함(스크래치)의 존재에 크게 영향을 받을 수 있음을 보여준다. 반면, 프라스틱을 이용하여 몰딩된 패키지 상태에서의 휨 강도는 칩 이면과 패키지 몸체와의 접착력이 우수할 경우 칩 이면의 스크래치에 의해 크게 영향을 받지 않음을 보여준다. 본 논문에서 프라스틱 패키징 전후 스크래치 마크에 대한 휨 강도의 차별화된 의존도가 왜 발생하는지에 대한 설명이 수록되어 있다. 본 연구에서는 웨이퍼의 이면연마 과정에서 필연적으로 남게 되는 스크래치 마크를 가진 칩들을 프라스틱 패키징 하여 휨 강도를 평가하였다. 칩의 휨 강도는 스크래치 마크의 깊이에 따라 크게 영향을 받지만, 패키지 상태에서는 그 영향력이 크지 않다는 것을 알 수 있었다. 분석결과 거친 스크래치를 가진 칩들은 프라스틱 패지지 몸체와의 결합력이 양호하여 칩 이면의 스크래치 마크에 집중될 수 있는 응력을 패키지 몸체에 의해 상당부분 흡수할 수 있기 때문인 것으로 평가되었다. 따라서, 얇은 패키지의 개발을 위해서는 칩 이면에 존재하는 스크래치의 제거뿐만 아니라 칩과 패키지 몸체 사이의 접착력 향상을 위한 방안이 함께 고려되어야 한다는 것을 알 수 있다. 또한, EMC 재질 개선에 의해 웨이퍼 그라인딩 공정 단순화를 이루어 제품의 가격 경쟁력을 높일 수 있을 것으로 전망된다.

• 한국산학기술학회논문지
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• 제17권6호
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• pp.708-714
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• 2016

오늘날 반도체 분야의 산업에서는 데이터 처리 속도가 빠르고 대용량 데이터 처리 수행 능력을 갖는 반도체 기술 개발이 활발히 진행 되고 있다. 반도체 제작에서 패키징 공정은 칩을 외부 환경으로부터 보호 하고 접속 단자 간 전력을 공급하기 위해 진행하는 공정이다. 근래에는 생산성이 높은 웨이퍼 레벨 패키지 공정이 주로 사용되고 있다. 웨이퍼 레벨 패키지 공정에서 웨이퍼 상의 모든 실리콘 다이는 몰딩 공정 중에 높은 몰딩 압력과 고온의 열 영향을 받는다. 실리콘 다이에 작용하는 몰딩 압력 및 열 영향은 다이 시프트 및 웨이퍼 휨 현상을 초래하며, 이러한 다이 시프트 및 웨이퍼 휨 현상은 후속 공정으로 칩 하부에 구리 배선 제작을 하는데 있어 배선 위치 정밀도의 문제를 발생시킨다. 따라서 본 연구에서는 다이 시프트 최소화를 위한 공정 개발을 목적 으로 다이 시프트 측정 데이터를 수집하기 위해 다이 시프트 비전 검사 장비를 구축하였다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2012년도 제42회 동계 정기 학술대회 초록집
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• pp.361-361
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• 2012

사파이어 단결정은 LED 소자의 기판으로 널리 사용되고 있으며 현재 소자 수율을 향상시키기 위하여 6인치 이상의 대구경 웨이퍼를 만들기 위한 많은 노력을 경주하고 있다. 단결정, 특히 반도체 단결정 웨이퍼에서 ($00{\cdot}1$), ($10{\cdot}2$) 등의 어떠한 결정학적인 방위(crystallographic orientation)가 표면과 이루는 각도, 즉 표면방위각(off-cut 또는 misorientation angle)의 크기와 방향은 제조된 LED 소자의 물성에 영향을 끼치므로 웨이퍼를 가공할 때 정확하게 콘트롤해야 한다. 본 연구에서는 고분해능 X-선을 이용하여 표면이결정학적 방향과 이루는 면방위각을 정밀하게 결정하는 측정법을 연구하였다. 기존의 ASTM 의 측정법과는 다른 원리를 이용하고 웨이퍼의 휨(bending)이나 측정고니오 회전축의 편심과 무관하게 표면방위각을 결정하는 새로운 이론적 모델을 제시하고 그 모델을 적용하여 표면의 수직축이 대구경 사파이어 ($00{\cdot}1$) 축과 이루는 표면방위각을 정확하게 측정 분석하였다. 본 연구에서 사용한 6인치 사파이어 웨이퍼에 대하여 표면방위각은 $0.21^{\circ}$이었으며 표면각이 나타나는 방향은 웨이퍼의 primary edge 방향으로부터 $-1.2^{\circ}$ 벗어나 있는 방향이었다.

• 한국신재생에너지학회:학술대회논문집
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• 한국신재생에너지학회 2010년도 춘계학술대회 초록집
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• pp.101.2-101.2
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• 2010

태양전지에서 고효율을 얻기 위해서는 알루미늄 원자의 확산에 의한 불순물층으로서 p+층이 필수적이다. P+층은 형성전자의 재결합을 방지하고, 생성 캐리어의 수집 효율을 향상시키는 BSF(Back Surface Field) 효과의 역할을 한다. 도포된 알루미늄 페이스트가 부족할 경우 BSF효과가 나타나지 않으며 과할 경우 웨이퍼가 휨이 발생하여 최적 인쇄도포량이 중요하다. 본 연구에서는 레오미터 측정조건을 스크린 프린팅 인쇄 조건과 유사하게 진행하여 저장탄성율(G') 과 손실탄성율(G")의 관계를 살펴보았다. 회복단계에서 G'>G" 이고 Cross point가 없을 경우 도포량이 1.8g 이상이였으며, 웨이퍼의 휨(bowing)이 크게 발생하였고, 이와 반대로 회복시 20초 후에 Cross point가 나타난 경우 10% 정도 도포량 감소와 함께 휨 발생도 1 mm 이하로 양호한 특성을 확인할 수 있었다.

• 한국기계가공학회지
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• 제13권6호
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• pp.139-144
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• 2014

As a result of a mismatch of the residual stress between both sides of the silicon wafer, which warps and distorts during the patterning process. The accuracy of the warpage measurement is related to the calibration. A CCD camera was used for the calibration. Performing optimization of the error function constructed with phase values measured at each pixel on the CCD camera, the coordinates of each light source can be precisely determined. Measurement results after calibration was performed to determine the warpage of the silicon wafer demonstrate that the maximum discrepancy is $5.6{\mu}m$ with a standard deviation of $1.5{\mu}m$ in comparison with the test results obtained by using a Form TalySurf instrument.

• 마이크로전자및패키징학회지
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• 제20권3호
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• pp.71-74
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• 2013

본 연구에서는 웨이퍼 레벨 적층 과정에서 발생하는 웨이퍼 오정렬(misalignment) 현상과 웨이퍼 휘어짐(warpage)과의 관계에 대해서 조사하였다. $0.5{\mu}m$ 두께의 구리 박막 증착을 통해 최대 $45{\mu}m$의 휨 크기(bow height)를 갖는 웨이퍼를 제작하였으며, 이 휘어진 웨이퍼와 일반 웨이퍼를 본딩하였을 때 $6{\sim}15{\mu}m$ 정도의 정렬 오차가 발생하였다. 이는 약 $5{\mu}m$의 웨이퍼 확장(expansion)과 약 $10{\mu}m$의 미끄러짐(slip)의 복합 거동으로 설명할 수 있으며, 웨이퍼 휘어짐의 경우 확장 오정렬보다 본딩 과정에서의 미끄러짐 오정렬에 주로 기여하는 것으로 보인다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2014년도 제46회 동계 정기학술대회 초록집
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• pp.482.1-482.1
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• 2014

고효율 셀 및 생산 단가 절감은 결정질 실리콘 태양전지에서 가장 중요시되고 있는 이슈이다. 그 중 박형 실리콘 웨이퍼를 사용하는 공정은 고효율 및 생산단가의 절감을 만족시킬수 있는 방안으로 개발되고 있으며, 전면 전극 재료인 Ag를 다른 금속 재료로 대체하는 방법 또한 단가 절감을 위한 방안으로 연구가 진행 중이다. 하지만 박형 웨이퍼를 기존 공정에 적용할 시 전후면 전극 형성을 위한 고온의 소성 공정 때문에 웨이퍼의 휨 현상이 문제가 되고 있다. Cu 금속 분말의 저온 분사법을 결정질 실리콘 태양전지 전면전극 형성에 적용할 경우, 박형 실리콘 웨이퍼에 적용하는 문제와 Ag 전극의 대체 전극 사용 문제를 동시에 해결할 수 있는 대안이 될 것으로 사료된다. 본 연구에서는 Cold spray법을 사용하여 결정질 실리콘 태양전지 에미터 위에 Cu 전면 전극을 형성하였으며 반복되는 증착 횟수에 따른 전기적 특성 및 형상학적 특성 등을 평가하였다. 전극 형성 전의 Cu 분말 크기는 1~10 마이크론 이었으며, 주사전자현미경을 이용하여 전극의 형상 및 종횡비를 측정하였다. 또한 transfer length method (TLM) 패턴을 실리콘 웨이퍼 표면에 형성하여 접촉 저항 특성 및 전극의 비저항을 평가하였다.