• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.71-71
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• 2017

플라즈마를 이용하는 건식 식각 또는 박막 증착 장비(PECVD)의 경우 웨이퍼에 rf bias를 인가하여 이온의 에너지와 입사각을 조절한다. 종래에는 웨이퍼의 가장 자리 3 mm영역을 공정 대상에서 제외하는 exclusion area로 지정하였으나 점차 공정 기술의 발달로 2 mm 이내로 감소하고 있다. 따라서 웨이퍼의 가장 자리에서 발생하는 전기장의 방향 및 크기 변화를 조절할 수 있는 기술의 개발이 필요하게 되었으며 그중 핵심적인 부품이 Si 또는 SiC로 제작되는 edge ring이다. Focus ring이라고도 불리는 이 부품은 웨이퍼 상에서 반경 방향으로 흐르는 가스의 유속이 가장 자리에 근접하면 빨라지는 현상과 이에 의해 식각/증착 화학 반응 속도가 증가하는 문제를 완화하기 위한 것과 적절한 전기 전도도를 부여함으로써 가장 자리의 전기장 분포를 최적화 할 수 있는 새로운 설계 변수로 활용할 수 있다. 스퍼터링의 경우에도 웨이퍼 중앙과 주변 부는 마그네트론 음극의 회전 링과의 입체각이 차이가 나므로 가장 자리의 경우 트렌치나 홀의 내측이 외측에 비해서 증착막의 두께가 얇아지는 문제가 있으며 건식 식각의 경우 홀의 형상이 수직에서 벗어나는 경향이 발생할 수 있다. 또한 사용 시간에 비례해서 edge ring의 형상이 변화하는데 상대적으로 고가품이어서 교체 주기를 설정하는 보다 합리적 기준이 필요하다. 본 연구에서는 전산 유체 역학 모델을 사용하는 ESI사의 CFD-ACE+를 활용하여 edge ring의 형상과 재질이 갖는 영향을 전산 모사하기 위한 기초 작업을 그림 1과 같이 진행하였다. 2D-CCP model에 Ar 가스를 가정하고 비유 전율 10내외 전도도 $0.1/Ohm{\cdot}m$정도의 재질에 대한 용량성 결합 플라즈마에 대해서 계산을 하고 이 때 기판에 인가되는 고주파 전력에 의한 이온의 입사 에너지 분포 및 각도 분포를 Monte Carlo 방법으로 처리하여 계산하였다.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.81-85
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• 2007

반도체 공정에서 식각 공정을 위한 패턴 형성 시, 현상을 위해 포토레지스트를 도포한다. 이 포토레지스트는 일정한 두께로 도포 되어야 하기 때문에 고도의 정밀성이 요구되는 공정이며, 공정 불량이 빈번하게 발생한다. 이러한 공정 불량 발생 시 현재 양산에서는 매엽식 장비로 애싱 전 처리 한 후, 약액 처리를 위해 낱장의 웨이퍼를 일정량 모아서 배치식 장비로 처리한다. 이렇게 되면 공정 불량 발생시, 약액의 소모를 줄이기 위해서는 일정량 모아질 때까지 대기하여 처리하여 시간 소모가 커지며, 시간 소모를 줄이기 위해서는 낱장으로 처리하여야 하기 때문에 약액 손실이 커져 비경제적일 수 밖에 없다. 따라서 본 연구에서는 이러한 문제점을 해결하기 위해, 매엽식 장비로 무기 용제를 이용하여 효율적으로 포토레지스트를 제거하는 방법에 대해서 평가를 실시하였다. 평가 결과 krF 포토 레지스트 웨이퍼에 대해서 완전 박리하는 결과를 얻었으며, 160nm 기준 파티클 50개 미만의 결과를 얻었다.

• Proceedings of the Korean Operations and Management Science Society Conference
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• 2006.05a
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• pp.86-91
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• 2006

본 연구는 M사의 제조공정에서 얻어진 대 용량 데이터를 사용하여 실리콘 웨이퍼의 중요 품질특성 중 하나인 Warp 불량원인을 분석한 사례이다. 이론적으로는 많은 양의 데이터를 확보하고 있을 경우 검출력의 향상으로 공정의 미세한 변화를 보다 민감하게 탐지할 수 있을 것으로 생각된다. 그러나 현실적으로는 불필요한 정보 혹은 많은 잡음 요인들의 개입으로 인하여 공정에 대한 올바른 이해가 더 어려울 수도 있다. 본 연구는 공정에 대한 경험과 기술적인 지식을 활용하여 분석의 기본 방향을 설정하고 많은 양의 데이터를 체계적으로 분석한 후 분석 결과를 실질적인 측면에서 재검토하여 의미 있는 결과를 도출하는 순서로 진행되었다. 데이터 분석의 과정 및 결과는 공정의 자동화로 수많은 데이터가 실시간으로 기록되는 상황에서 잡음요인들로 인한 영향을 배제하고 핵심요인에 의한 영향을 파악하는데 참고할 수 있을 것으로 사료된다.

• Journal of the Microelectronics and Packaging Society
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• v.19 no.3
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• pp.37-41
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• 2012

The wafer level stacking with Cu-to-Cu bonding becomes an important technology for high density DRAM stacking, high performance logic stacking, or heterogeneous chip stacking. Cu CMP becomes one of key processes to be developed for optimized Cu bonding process. For the ultra low-k dielectrics used in the advanced logic applications, Ti barrier has been preferred due to its good compatibility with porous ultra low-K dielectrics. But since Ti is electrochemically reactive to Cu CMP slurries, it leads to a new challenge to Cu CMP. In this study Ti barrier/Cu interconnection structure has been investigated for the wafer level 3D integration. Cu CMP wafers have been fabricated by a damascene process and two types of slurry were compared. The slurry selectivity to $SiO_2$ and Ti and removal rate were measured. The effect of metal line width and metal density were evaluated.

• Proceedings of the KIEE Conference
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• 2000.07d
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• pp.2548-2550
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• 2000

RTP(Rapid Thermal Processing)은 IC제조 공정과 관련된 열처리 과정에 사용되는 단일 웨이퍼프로세스 기술이다. 반도체 웨이퍼를 고속 열처리할 때 웨이퍼별로 작은 반응실에서 가열, 가공, 냉각된다. 현재 사용되는 반도체 열처리장비는 고온로(furnace)에의해 대부분 이루어지지만, 시간이 많이 걸려서 주문형반도체 생산과 같은 다양한 종류의 웨이퍼를 소량 생산하는데는 부적절하다. 이에 매우 적은 시간이 소요되는 RTP장비가 많이 연구되고 있다. 그러나 RTP는 예기치 못한 몇 가지의 문제점을 일으킨다. 그중 하나는 웨이퍼 표면에 분포된 온도의 불 균일성이다. 이러한 불 균일성은 웨이퍼의 표면에 심각한 왜곡(distortion)을 일으켜 좋지 못한 결과를 가져오게 한다. 이번 논문의 목적은 RTP시스템을 수학적으로 모델링하고, 이를 이용하여 멀티 램프 시스템의 입력값을 조절하여 이미 배치된 램프에 대한 최적의 온도 균일도에 알맞은 각 램프입력을 구하여 램프 입력 프로파일을 만들고 또한 이를 이용하여 외란에 대한 PID 제어기 설계를 목표로 한다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2007.06a
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• pp.21-21
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• 2007

Strained silicon 기술은 MOSFET 채널 내 캐리어 이동도를 향상시켜 집적회로의 성능을 향상시키는 기술이다. 최근에는 strained 실리콘 기술과 SOI(silicon On Insulator) 기술을 접목시켜 집적회로 소자의 특성을 더욱 향상시킨 SSOI(Strained Silicon On Insulator) 기술이 연구되고 있다. 본 연구에서는 pseudo MOSFET 측정법을 이용하여 strained SOI 웨이퍼의 전기적 특성 분석을 행하였다. pseudo MOSFET 측정법은 SOI 웨이퍼의 전기적 특성분석을 위해 고안된 방법으로써 산화, 도핑 등의 소자 제조 공정 없이도 SOI 표면 실리콘층의 이동도와 매몰산화막과의 계면 특성 등을 분석해 낼 수 있는 기술이다. 표면 실리콘층의 두께와 매몰산화막의 두께가 각각 60nm, 150nm인 SOI 웨이퍼와 동일한 막 두께를 가지며 표면 실리콘층이 strained silicon인 SSOI 웨이퍼를 제작하여 그 특성을 비교 분석하였다. Pseudo MOSFET 측정 결과 Strained SOI 웨이퍼에서 표면 실리콘총 내의 전자 이동도가 일반적인 SOI 웨이퍼보다 약 25% 향상되었으며 정공 이동도나 매몰산화막의 계면 트랩밀도는 큰 차이를 보이지 않았다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.450-450
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• 2009

최근 전세계적으로 태양전지의 대량보급에 따라 실리콘 원료의 공급에 차질이 생겨 원자재 값이 상승하는 추세에 있다. 결정질 실리콘 태양전지의 제조비용중 실리콘 재료 및 웨이퍼가 차지하는 비율은 약 50~60%정도로 높기 때문에 실리콘 웨이퍼의 두께를 감소시키는 것이 비용절감을 위한 효과적인 방법으로 기대되고 있다. 그러나 실리콘 웨이퍼의 두께가 앓아질수록 제조공정중 균열이나 파손이 발생할 가능성이 높아지기 때문에 이에 따른 실리콘 웨이퍼의 기계적 물성에 대한 연구가 필수적이라 할 수 있다. 본 연구에서는 현재 상용으로 사용되고 있는 크기가 5 인치인 $200{\mu}m$ 두께의 실리콘웨이퍼 (As-saw)를 약 80여개의 시편으로 절단한 후 각각의 파단강도를 부위별로 측정하였다. 또한 표면절단결함을 제거하는 saw damage etching(SDE) 시간을 제어하여 두께가 $150{\mu}m$, $130{\mu}m$인 웨이퍼를 준비하였다. 이들 시험편에 대해서도 부위별 파단강도를 측정하여 as-saw상태의 시험편과 비교하였다. 파단강도 측정은 4 접 굽힘시험을 통하여 측정하였으며 파단면은 주사전자현미경을 통하여 관찰하였다. 또한 실리콘 웨이퍼의 미세균열을 비파괴적으로 검출하기 위하여 100MHz 고주파수를 이용하는 초음파현미경(SAM, scanning acoustic microscope)을 이용하여 균열의 분포를 영상화하였다.

• Proceedings of the Korean Environmental Sciences Society Conference
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• 2003.05a
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• pp.279-280
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• 2003

실리콘웨이퍼 제조공정에서 폐기되는 HF에는 순수한 실라카만 함유되어 있지만 브라운관 업체에서 폐기되는 HF 폐액에는 유리의 조성에 따라서 다양한 성분들이 소량씩 함유되어 있다. 몰비로 Si:F=1:6이 되도록 조정한 후에 20% NaOH를 사용하여 pH를 6으로 조정하여 규불화소다를 얻고, 이어서 pH를 9로 조정하여 NaF를 었었다. 규불화소다에 NaCl, 칠레초석을 다양하게 첨가하여 금속 융제로 사용한 결과에 의하면 규불화소다의 양이 증가할수록 융제의 특성은 우수하였고, 가장 이상적인 첨가량은 50%~60%이었다. 따라서 각 공정에서 폐기되는 HF는 $Na_2SiF_{6}$와 NaF를 제조함으로서 재활용이 가능하였다.

• ICROS
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• v.4 no.4
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• pp.41-44
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• 1998

이 글에서는 플라즈마 식각공정의 진행에 있어서 중요한 EPD제어기법과 파라미터 최적화에 대해 서술하였다. 또한 플라즈마 응용 식각장비의 발전경향과 다중체널 제어기의 개발에 대해서도 알아보았다. 현재의 연구는 기존의 장비를 이용하여 회로를 보다 미세화하고자 하는 연구와 새로운 장비의 개발을 통한 고집적화로 구분할 수 있다. 또한 제품의 가격 경쟁력을 위해서 웨이퍼의 대구경화가 일반적인 추세이다. 웨이퍼의 대구경화는 불균일도의 극복을 위해 새로운 제어와 보다 향상된 EPD기법을 필요로 한다. 따라서 기존의 제어기법을 향상시키려는 노력과 새로운 검출기법에 대한 연구도 지속적으로 진행되고 있다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2016.11a
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• pp.113-113
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• 2016

반도체 웨이퍼 패키지 공정에는 솔더 범프용으로 주석-은 합금 도금액이 사용되어 왔다. 최근, 주석-은 도금 피막중의 은 함량의 불균일성, 불용성 양극의 사용에 의한 전압 상승. 은의 도금 치구에의 석출, 리플로 후의 보이드의 형성 등의 문제로 인하여 주석 단독 금속 도금에 의한 범프 형성이 실용화되었다. 본 연구에서는, 범프용 주석 도금액에서의 전류밀도, 금속이온의 농도, 유리산의 농도 및 첨가제의 농도가 범프 두께 균일성에 미치는 영향을 조사하였다.