• 한국정보통신학회논문지
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• 제12권10호
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• pp.1835-1839
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• 2008

파워 매니지먼트는 휴대용 전자 기기에서 매우 중요한 역할을 한다. 휴대용 전자 기기는 배터리의 수명을 증가시키기 위해 LDO와 같은 파워 효율적인 파워 매니지먼트를 요구한다. 그래서 배터리 전원을 사용하는 휴대폰, 카메라 레코더, laptop, 자동차 전장용, 산업용 기기 등의 응용에서는 배터리의 전압변동이 크기 때문에, 배터리 전원을 그대로 사용하지 않고 내부회로의 전원을 제공해 주는 LDO를 이용한다. 레귤레이터는 배터리 전원전압 보다 낮은DC전압을 내부회로에 제공하며, 큰 변동을 보이는 배터리 전압에 관계없이 일정한 DC전압을 제공할 수 있다. 본 연구에서는 0.18um CMOS 공정기술로 제작된 온칩 LDO의 파워 세이브 모드 전류 특성과 IR-Drop 특성을 파악해 보았다.

• 정보보호학회지
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• 제16권3호
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• pp.25-33
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• 2006

본 논문에서는 임베디드 시스템 온칩 적용을 위한 통합 보안 프로세서를 SIP(Semiconductor Intellectual Property)로 설계하였다. 각각의 SIP는 VHDL RTL로 모델링하였으며, 논리합성, 시뮬레이션, FPGA 검증을 통해 재사용이 가능하도록 구현하였다. 또한 ARM9과 SIP들이 서로 통신이 가능하도록 AMBA AHB의 스펙에 따라 버스동작모델을 설계, 검증하였다. 플랫폼기반의 통합 보안 SIP는 ECC, AES, MD-5가 내부 코어를 이루고 있으며 각각의 SIP들은 ARM9과 100만 게이트 FPGA가 내장된 디바이스를 사용하여 검증하였으며 최종적으로 매그나칩 $0.25{\mu}m(4.7mm\times4.7mm)$ CMOS 공정을 사용하여 MPW(Multi-Project Wafer) 칩으로 제작하였다.

• 한국통신학회논문지
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• 제29권4A호
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• pp.415-422
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• 2004

근거리무선통신(Dedicated Short Range Communication, DSRC)은 근거러 영역의 노변장치(Road Side Equipment, RSE)와 차량탑재장치(On-Board Equipment, OBE)와의 고속통신을 수행하는 통신시스템이며, 대부분의 지능형교통시스템 서비스는 근거리무선통신에 의해 제공될 것으로 보인다. 본 논문에서는 근거리무선통신 수신기용 하향믹서를 설계 및 제작하였다. 설계된 하향믹서는 믹서코어 회로와 더불어 RF/LO 입력 정합 회로, RF/LO 입력 발룬 회로와 IF 출력 발룬 회로가 온칩으로 구현되었다. 제작된 하향믹서는 1.9 mm${\times}$1.3 mm의 크기를 가지며, 7.5 ㏈의 전력변환이득과 －2.5 ㏈m의 lIP3, 46 ㏈의 LO to RF isolation, 56 ㏈의 LO to IF isolation, 3.0 V의 공급전압 하에서 21 mA의 전류소모로 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제4권3호
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• pp.209-216
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• 2011

최근 시스템 온 칩 내 메모리의 고속 동작을 위해 TCM (Tightly Coupled Memory)를 내장한 설계가 크게 증가하고 있다. 본 논문에서는 시스템 온칩 내 eDRAM을 사용한 TCM 메모리를 위한 새로운 병열 메모리 테스트 구조를 제안한다. 제안하는 기법에서 피테스트 메모리가 테스트 모드에서 병렬 구조로 바뀌고 바운더리 스캔 체인과 함께 내장 메모리의 테스트용이도가 크게 향상된다. 병렬테스트 방식의 메모리는 각 메모리 요소들이 특정한 기능을 수행하도록 구조화되어 있으므로 모듈들로 분할하여 테스트 할 수 있으며 입출력 데이터를 기반으로 동적 테스트 평가 가능하다. 시뮬레이션을 통하여 제안한 기법의 타당성을 검증하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2008년도 추계학술발표대회
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• pp.806-809
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• 2008

온칩(on-chip) 캐쉬는 외부 메모리로의 접근을 감소시키는 중요한 역할을 한다. 본 연구에서는 내장형 시스템에 맞추어 설계된 2-레벨 캐쉬 메모리 구조를 제안하고자 한다. 레벨1(L1) 캐쉬의 구성으로 작은 크기, 직접사상(direct-mapped) 그리고 바로쓰기(write-through)를 채용한다. 대조적으로 레벨2(L2) 캐쉬는 일반적인 캐쉬 크기와 집합연관(Set-associativity) 그리고 나중쓰기(write-back) 정책을 채용한다. 결과적으로 L1캐쉬는 한 사이클 이내에 접근될 수 있고 L2캐쉬는 전체 캐쉬의 미스율(global miss rate)을 낮추는데 효과적이다. 두 캐쉬 계층간 바로쓰기(write-thorough) 정책에서 오는 빈번한 L2 캐쉬 접근으로 인한 에너지 소비를 줄이기 위해 본 연구에서는 One-way 접근 기법을 제안하였다. 본 연구에서 제안한 2-레벨 캐쉬 메모리 구조는 평균적으로 26%의 성능향상과 43%의 에너지 소비 그리고 77%의 에너지-지연 곱에서 이득을 보여주었다.

• 대한전자공학회논문지SD
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• 제44권2호
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• pp.86-94
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• 2007

네트워크-온-칩(NoC, network-on-chip) 기술은 SoC (system-on-a-chip) 설계에서 증가되는 온칩 통신의 복잡성을 해결하고 높은 확장성을 제공할 수 있는 기술이다. NoC를 이용한 설계는 많은 수의 IP들과 통신 네트워크들을 사용하기 때문에 동작이 복잡하고 설계 공간이 커서 많은 전력을 소모 한다. 그러나 기존의 분석적인 방법은 NoC응용의 큰 설계 공간 및 동작의 복잡성에 비해 상대적으로 간소화된 모델을 사용하여 현실적인 설계요소를 반영하지 못하거나 복잡한 시뮬레이션에 따른 많은 노력 및 시간 요구로 사용에 많은 제약이 있었다. 따라서 본 논문에서는 현실적이고 정확한 NoC의 전력 소모 분석을 위해 FPGA 프로토타입(prototype)을 개발하고 이에 대한 전력 소모를 분석을 할 수 있는 싸이클별 전력 소모 측정 기법 및 도구를 소개한다. 또한 사례 연구로서 NoC기술을 이용한 JPEG 압축기를 구현하고 이에 대한 전력 소모를 분석하여 그 효용성을 입증한다.

• 한국인터넷방송통신학회논문지
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• 제19권3호
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• pp.165-171
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• 2019

컴퓨터 구조의 연구 결과, 특정 영역의 하드웨어를 개발하는 과정에서 가격 대 에너지 성능의 획기적인 개선이 이뤄진다고 알려져 있다. 본 논문은 인공신경망(NN)의 추론을 가속화시킬 수 있는 텐서 처리부(TPU) ASIC에 대한 분석을 수행하였다. 텐서 처리부의 핵심장치는 고속의 연산이 가능한 MAC 행렬곱셈기와 소프트웨어로 관리되는 온칩 메모리이다. 텐서 처리부의 실행모델은 기존의 CPU와 GPU의 실행모델보다 인공신경망의 반응시간 요구사항을 제대로 충족시킬 수 있으며, 수많은 MAC과 큰 메모리를 장착함에도 불구하고 면적이 작고 전력 소비가 낮다. 텐서플로우 벤치마크 프레임워크에 대하여 텐서 처리부를 활용함으로써, CPU 또는 GPU보다 높은 성능과 전력 효율을 나타낼 수가 있다. 본 논문에서는 텐서 처리부를 분석하고, 파이썬을 이용하여 모델링한 OpenTPU에 대하여 모의실행을 하였으며, 그 핵심장치인 행렬 곱셈부에 대한 합성을 시행하였다.

• 한국정보통신학회논문지
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• 제26권11호
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• pp.1713-1719
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• 2022

처리지연이 적은 노이즈 캔슬러일수록 샘플링 주파수를 높일 수 있으므로 더 좋은 품질의 출력 신호를 얻을 수 있다. 단일 버퍼를 사용할 경우 프로세서가 입력된 데이터를 처리하는 동안 새로운 데이터를 버퍼에 쓰기가 불가능하므로 처리지연이 발생한다. 이러한 처리지연은 안티-노이즈와 출력 신호를 합성시킬 때 위상을 일치시키기 위한 추가적인 버퍼링 오버헤드를 발생시킨다. 본 논문에서는 대칭적 Even-Odd-buffer 구조를 사용하여 읽기와 쓰기 작업을 번갈아 가며 수행함으로써 처리지연을 최소화하고 처리속도를 높일 수 있는 가속기의 구조를 제안한다. 또한, Fast Fourier Transform 기반 노이즈 캔슬링과 적응 Least Mean Square 알고리즘을 사용한 노이즈 캔슬링의 구조적 차이를 비교한다. 그 결과로 대칭적 Even-Odd-buffer를 사용하였을 때 단일 버퍼 대비 처리지연이 29.2% 줄어들었다. 제안하는 대칭적 Even-Odd-buffer 구조는 다양한 노이즈 캔슬링 알고리즘에 적용될 수 있다는 장점이 있다.