• Proceedings of the KIPE Conference
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• 2018.11a
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• pp.30-32
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• 2018

본 논문에서는 고압 직류송전용 MMC에 오프셋 전압 제어를 적용하는 데 있어 3고조파 주입기법과 제안하는 가변오프셋 전압 제어 기법에 따른 시스템의 고조파 특성과 순환전류 특성에 대해 비교 분석한 내용을 기술하고 있다. 제안한 가변오프셋 전압 제어는 MI(Modulation Index)에 따라 오프셋 전압의 크기를 가변 하여 MMC 출력 상전압이 항상 N+1 레벨을 형성하는 기법이다. 제안하는 기법과 3고조파 주입기법의 비교를 위해 200MW MMC HVDC 시스템에 적용하여 PSCAD/EMTDC 시뮬레이션을 수행하였다. 제안한 기법은 오프셋 전압제어 적용에 따라 발생할 수 있는 고조파 특성에 있어 3고조파 주입기법에 비해 우수함을 확인하였다. 또한 제안하는 기법을 사용할 경우 오프셋 전압에 의한 4고조파 순환전류 저감이 가능함을 알 수 있었다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.11
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• pp.828-835
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• 2001

Novel bipolar transresistance amplifier(TRA) and its offset-compensated TRA for high-performance current-mode signal processing are described. The TRA consist of two current follower for a current inputs, a current summer for the current-difference, a resistor for the current to voltage converter, and a voltage follower for the voltage output. The offset-compensated TRA adopts diode-connected npn and pnp transistor to reduce offset voltage in the TRA. The simulation results show that the TRA has impedance of 0.5 Ω at the input and the output terminal. The offset voltages at these terminals is 40 mV The offset-compensated TRA has the offset voltage of 1.1 mV and the impedance of 0.25 Ω. The 3-dB cutoff frequency is 40 MHz for the two TRA＇s when used as a current to voltage converter with unit-gain transresistance. The power dissipation is 11.25 mW.

• Proceedings of the KIPE Conference
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• 2018.07a
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• pp.12-14
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• 2018

본 논문에서는, 넓은 입력전압 범위에서 높은 효율을 가지는 비대칭 하프-브릿지 컨버터를 제안한다. 비대칭 하프-브릿지 컨버터는 적은 소자수를 가지고, 영전압 스위칭이 가능한 특징으로 인해 작은 용량의 전원장치에서 널리 쓰이는 토폴로지이다. 하지만, 비대칭 하프-브릿지 컨버터는 넓은 입력전압 범위에서 설계되면 변압기에 큰 DC-오프셋 전류를 가지기 때문에, 변압기의 크기를 증가시키고 영전압 스위칭 에너지를 감소시키는 문제점을 갖는다. 따라서 이를 해결하기 위해, 제안하는 회로는 결합 인덕터를 사용한 새로운 구조의 정류기를 사용하여 변압기의 오프셋 전류를 제거한다. 이로 인해 제안하는 회로는 오프셋 전류로 인해 발생하는 문제점을 해결하여 넓은 입력전압 범위에서도 높은 효율을 가진다. 제안하는 회로의 효용성을 증명하기 위해 250-400V 입력전압과 100V/200W의 출력에서 실험이 진행되었다.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.137-138
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• 2016

본 논문에서는 넓은 영전압 스위칭 범위와 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안한다. 기존의 비대칭 하프-브릿지 컨버터는 설계 시 홀드업 시간 만족을 위하여 정상 상태에서 극심한 비대칭 동작을 하게 된다. 이는 변압기의 큰 DC 오프셋 전류, 비대칭 전류 스트레스 등의 문제를 야기하며 이로 인하여 전반적인 변환 효율이 감소하게 된다. 이러한 문제점들을 해결하기 위하여, 제안하는 컨버터는 정상 상태에서 비대칭 동작을 최소화하고 낮은 입력전압에서 추가 스위치를 동작시킴으로써 커뮤테이션 구간을 줄여 전압이득을 높인다. 또한 추가 인덕턴스를 사용하여 영전압 스위칭 에너지를 키우고 추가 스위치의 내부 바디 다이오드를 이용하여 2차측 정류단의 전압 스트레스를 줄인다. 이를 통하여 높은 효율을 가지면서 작은 DC 오프셋 전류를 가지는 비대칭 하프-브릿지 컨버터를 제안하였으며, 500W의 프로토타입 컨버터를 제작하고 실험을 통해 이를 검증하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.10
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• pp.754-764
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• 2001

Class A bipolar second-generation current conveyor (CCII) with low current-input impedance and its offset-compensated CCII for high-accuracy current-mode signal processing are proposed. The CCIIs consist of a regulated current-cell for current input, a emitter follower for voltage input, and a cascode current mirror lot current output. In these architecture, the two input stages are coupled by current mirror to reduce the current input impedance. Experiments show that the CCII has impedance of 8.4 Ω and offset voltage of 40 mV at current input terminal. To reduce this offset, the offset-compensated CCII adopts diode-connected npn and pnp transistor in the proposed CCII. Experiments show that the offset-compensated CCII has current input impedance of 2.1 Ω and offset voltage of 0.05 mV. The 3-dB cutoff frequency of the CCIIs when used as a voltage follower extends beyond 30 MHz. The power dissipation is 7.0 mW

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.1
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• pp.44-54
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• 2001

In this paper, a novel test method is proposed to detect the hard and soft fault in analog circuits. The proposed test method makes use of the offset voltage, which is one of the op-amps characteristics. During the test mode, CUT is modified to unit gain op-amps with feedback loop. When the input of the op-amp is grounded, a good circuit has a small offset voltage, but a faulty circuit has a large offset voltage. Faults in the op-amp which cause the offset voltage exceeding predefined range of tolerance can be detected. In the proposed method, no test vector is required to be applied. Therefore the test vector generation problem is eliminated and the test time and cost is reduced. In this note, the validity of the proposed test method has been verified through the example of the dual slope A/D converter. The HSPICE simulations results affirm that the presented method assures a high fault coverage.

• The Journal of the Korea institute of electronic communication sciences
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• v.10 no.3
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• pp.365-373
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• 2015

The performance of 4-switch 3-phase inverter(FSTPI) is mainly affected by the unbalanced voltages between two capacitors which replace two switches of conventional 6-switch 3-phase inverter(SSTPI). This paper proposes a DC offset current injection method to compensate the capacitor voltage unbalance for FSTPI. A simplified SVPWM method which can be applied to FSTPI is also proposed. The validity of the proposed methods is verified by computer simulation.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.10
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• pp.65-72
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• 2000

In this paper, we propose an efficient technique to minimize the input offset of a dynamic latch comparator. We analyzed offset due to charge injection mismatching and unwanted positive feedback during sampling phase. The last one was only considered in the previous works. Based on the analysis, we proposed a modified dynamic latch with initialization switch. The proposed circuit was simulated using 0.65${\mu}m$ CMOS process parameter with 5v supply. The simulation results showed that the input offset is less than 5mV ant 200MHz sampling frequency and the input offset is improved about 80% compared with previous work in $5k{\Omega}$ input resistance.

• Proceedings of the KIPE Conference
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• 2011.11a
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• pp.213-214
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• 2011

본 논문은 계통연계형 3-레벨 NPC 인버터 시스템의 중성점 전압 불평형 제어기법을 제안한다. 3-레벨 NPC 인버터는 직류단 커패시터를 2개로 나누어 사용하기 때문에 두 커패시터간의 전압차이가 발생할 수 있으며 이는 출력전류의 왜곡을 야기한다. 본 논문에서는 복잡한 모델링을 통한 제어기 설계나 공간 벡터 전압 변조 방법의 변형 없이 간단하게 시간오프셋을 추가하여 N형과 P형의 small 전압 벡터의 인가시간을 조절함으로써 중성점 전압 불평 형을 제어하고, 복잡한 계산 없이 적절한 시간오프셋을 구한다. 10kW급 계통연계 3-레벨 NPC 인버터 모델을 기반으로 수행된 시뮬레이션 결과를 바탕으로 제안하는 제어기법의 타당성을 보인다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.11
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• pp.16-23
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• 2009

A 12b 10MS/s pipelined ADC with low DC gain amplifiers is presented. The pipelined ADC using a reference scaling technique is proposed to compensate the gain error in MDACs due to a low DC gain amplifier. To minimize the performance degradation of the ADC due to amplifier offset, the proposed offset trimming circuit is employed m the first-stage MDAC amplifier. Additional reset switches are used in all MDACs to reduce the memory effect caused by the low DC gain amplifier. The measured differential and integral non-linearities of the prototype ADC with 45dB DC gain amplifiers are less than 0.7LSB and 3.1LSB, respectively. The prototype ADC is fabricated in a $0.35{\mu}m$ CMOS process and achieves 62dB SNDR and 72dB SFDR with 2.4V supply and 10MHz sampling frequency while consuming 19mW power.