• 정보과학회 논문지
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• 제43권5호
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• pp.541-552
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• 2016

본 논문은 분산 이동 실시간 시스템의 분석과 명세에서 프로세스와 시스템의 복잡도를 획기적으로 감소하기 위한 방법으로 새로운 이음 선택(Conjunctive Choice) 및 여 선택(Complement Choice) 연산을 제안한다. 여 선택 연산은 두 프로세스의 선택(Choice) 연산이 연동하여 동일한 선택을 도출함을 표현한다. 이음 선택 연산은 프로세스 내의 일련의 선택 연산들 간의 의존성을 표현한다. 이음 선택 연산은 프로세스 복잡도를 선택 연산의 의존성의 수 만큼 기하급수적으로 감소시킨다. 마찬가지로 여 선택 연산은 시스템 복잡도를 선택 연산의 의존성의 수 만큼 기하급수적으로 감소시킨다. 그리하여 복잡도가 획기적으로 감소하게 되어 시스템의 명세와 분석이 용이하게 된다. 이 선택 연산은 ${\delta}$-Calculus 프로세스 대수에서 구현하였다. 또한 예제를 ADOxx 플랫폼에서 개발한 SAVE 도구를 사용하여 보여줌으로써 효과와 효율성을 제시한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 1998년도 가을 학술발표논문집 Vol.25 No.2 (2)
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• pp.665-667
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• 1998

자동화 설계의 합성 과정 중에서 스케쥴링은 설계되는 하드웨어의 면적과 실행 시간을 결정하는 중요한 단계이다. 본 논문에서는 논문[8]의 방법으로 모든 연산의 배정 가능 범위를 축소하였으나 스케쥴링이 종료되지 않을 때 현재의 스케쥴링 상황을 매개변수로 표현하여 임의의 연산 배정 범위를 축소하기 위한 선택 함수를 제안한다. 제안한 방법에서는 배정 가능 범위가 가장 큰 연산의 ASAP 또는 ALAP중의 하나를 항상 선택하는데, 그러한 연산이 2개 이상인 경우에는 임의의 연산의 ASAP 또는 ALAP을 선택하여 축소하는 경우에 모든 연산의 배정 가능 범위의 변화량, 임의의 연산을 ASAP 또는 ALAP에 고정하였을 때 자원 제약과 그 연산의 종속성에 의한 다른 연산들의 이동 변화량, 그리고 각 파티션에 연산들의 배정을 균등하게 하는 정보를 사용하여 연산의 ASAP 또는 ALAP중에 하나를 선택한다. 이 알고리즘의 성능 평가는 5차 엘립틱 웨이브 필터를 벤치마크로 사용하였으며, 실험 결과는 모든 엘립틱 웨이브 필터에 대해 최적이었다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2009년도 제40회 하계학술대회
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• pp.1879_1880
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• 2009

본 논문에서는 제어상황에 따라 Type-1 Fuzzy Logic Controller가 선택적으로 rule을 사용하도록 rule 선택 알고리즘을 제안 한다. 그리고 이를 통해 연산 효율성을 높이는 방법에 관해 논한다. Type-1 Fuzzy Logic Controller는 기존의 제어기에 비해 설계하기 쉽고 성능이 더 뛰어나다. 그러나 제어 변수가 많아질수록 rule의 개수가 늘어나 연산량이 증가하게 된다. 연산량이 많아지면 고성능의 컴퓨터에서는 실시간 연산에 문제가 없으나 산업용 micro controller에서는 실시간 연산을 구현하는데 한계가 발생한다. 본 논문에서는 Type-1 Fuzzy Logic System의 논리구조에 근거하여 Type-1 Fuzzy Logic Controller의 연산량을 감소시킬 수 있는 알고리즘을 제안한다. 제안한 알고리즘은 제어상황에 따라 필요한 rule들만 선택적으로 제어값 도출을 위한 연산에 관여하도록 한다. Matlab 시뮬레이션을 통해 제안한 알고리즘의 유용성과 연산량을 실험하였다. 실험대상은 2륜 이동로봇으로 하였고 step 응답과 전/후진 시 결과를 관찰하였다. 실험 결과 제안한 알고리즘이 기존의 Type-1 Fuzzy Logic Controller에 비해 제어상황에 따라 필요한 rule들만 선택적으로 사용하는 것을 확인하였다. 결과적으로 연산 효율성이 향상되었다.

• 대한전자공학회논문지SP
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• 제45권6호
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• pp.1-8
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• 2008

이 논문은 다중참조 및 가변블록 움직임 추정의 연산량을 효율적으로 줄이기 위해 세 가지 참조영상 선택 방법들을 소개한다. 제안된 RSP (Reference Selection Pass) 방법은 참조영상 선택의 부가적인 연산을 최소화 할 수 있고 MFS (Modified Frame Selection) 방법은 참조영상 선택 과정 중 영상의 움직임을 고려하여 참조영상 선택 시 연산 횟수를 기존 방식에 비해 17% 감소시킨다. 또한 TPRFS (Two Pass Reference frame Selection) 방법은 H.264/AVC에서 요구하는 가변블록 움직임 추정을 지원하기 위한 부가적인 연산을 블록 크기에 따라 선택되는 참조영상의 특성을 이용하여 최소화 한다. 실험 결과 제안한 방식은 기존의 방식에 비해 화질의 열화 없이 50% 이상의 움직임 추정의 연산량을 감소시킬 수 있다. 또한 제안한 참조영상 선택 방법은 움직임 추정의 주된 연산인 블록정합 단계와 별개로 수행이 되기 때문에 기존의 어떠한 단일참조 고속 움직임 탐색 방법과도 같이 사용되어 효율적으로 다중참조 및 가변블록 움직임 추정 연산을 지원 할 수 있다.

• 한국초등수학교육학회지
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• 제19권4호
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• pp.563-588
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• 2015

초등학교에서는 여러 가지 이유로 교수학적 변환이 불가피하다. 수학에서는 덧셈과 곱셈은 이항연산, 뺄셈과 나눗셈은 단항연산으로 다루고 있는 반면, 초등에서는 사칙연산 모두를 이항연산으로 취급하는 교수학적 변환을 시도한다. 그런데 사칙연산의 개념을 '익힌다는 것'은 개념이 어떻게 도입되는가가 더 중요하게 부각된다는 점에서 개념을 이해하는 것과는 다르다. 이에 본 연구에서는 자연수와 분수의 사칙연산을 개념 익히기(개념이 어떻게 도입되고 있는지와 연산 선택의 문제)와 연산 사이의 연결이라는 두 가지 관점으로 분석하여, 자연수와 분수의 사칙연산 지도와 관련된 몇 가지 시사점을 도출하였다. 분수의 나눗셈에서는 상황을 바탕으로 연산을 선택하지 않고 곧장 분수의 곱셈과의 연결을 시도했다는 것과 분수의 나눗셈을 그 자체로 이해하기 위해서는 5학년 2학기와 6학년 1학기에 걸쳐 제시되어 있는 분수의 나눗셈을 통합해야 한다는 것 등이 그것들이다. 이는 후속 교과서 개발 시 유용한 참고자료가 될 것으로 판단된다.

• Journal of Advanced Marine Engineering and Technology
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• 제37권8호
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• pp.932-938
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• 2013

최근 WLAN을 이용한 실내 위치인식 방법 중 하나인 Fingerprint 기법은 신호의 반사 및 굴절에 의한 페이딩 현상에 강인하여 많이 연구되고 있다. 그러나 이 방법은 신호의 수집과 데이터베이스와 측정된 신호의 비교 연산의 과정에서 요구되는 시간과 연산량이 많다. 본 논문에서는 연산량을 줄이기 위하여 제안한 변형된 데이터베이스를 기반으로 실시간으로 수집되는 신호의 선택적 연산을 이용한 WLAN 실내 위치인식 알고리즘을 제안한다. 제안한 알고리즘은 신호의 세기에 따른 선형보간과 문턱치를 통하여 데이터베이스의 구성 시간 및 크기를 줄이고, 실시간으로 측정되는 신호의 선택적 연산을 통해 연산량은 감소시키면서 위치정확도를 유지하였다. 실험결과 제안한 알고리즘은 실내 복도 환경에서 기존의 Fingerprint 기법 대비 정확도를 17.8% 향상시켰으며 연산량은 평균 46% 감소되는 것을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2003년도 봄 학술발표논문집 Vol.30 No.1 (B)
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• pp.455-457
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• 2003

DNA microarray는 분자생물학에서 널리 사용되고 있는 실험 도구로써 크게 cDNA와 oligonucleotide microarray로 나뉘어진다. DNA microarray는 일련의 DNA 서열로 이루어진 probe들의 집합으로 구성되며 알려지지 않은 서열과의 hybridization 과정을 통해 특정 서열을 인식할 수 있게 된다. O1igonucieotide microarray는 cDNA 방법과는 다르게 probe를 구성하는 서열을 제작자가 임의로 구성할 수 있기 때문에 목표 서열이 가지는 고유한 부분만을 probe 서열로 사용함으로써 비용절감과 실험의 정확도를 높일 수 있다는 장점이 있다. 그러나 현재 목표 유전자 서열에 대해 probe 집합을 생성하는 결정적인 방법은 존재하지 않으며, 따라서 넓은 해 공간에서 효과적으로 최적 해를 찾아 주는 진화 연산이 probe 선택을 위한 좋은 대안으로 사용될 수 있다［1.2］. 그러나 진화연산을 이용한 probe 선택방법에 있어서 인식하고자 하는 목표 서열의 개수가 많아질 경우, 해 공간의 크기가 커짐으로 인해 문제점이 발생할 수 있다. 따라서 본 논문에서는 다수의 목표 유전자 서열을 대상으로 한 probe 선택 방법에 일어서 보다 효율적인 진화연산 접근 방법을 소개한다. 제시된 방법은 인식하고자 하는 목표 서얼의 일부를 선택해 이를 probe 집합의 후보로 사용하며. 유전 연산자를 이용한 진화과정을 통해 최적에 가까운 probe 집합을 찾는다. 본 논문은 GenBank로부터 유전자 서열을 대상으로 제안된 방법을 실험하였으며, 축소된 목표 서열만을 이용해 probe 집합을 선택하더라도 적합한 probe 집합을 찾을 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2020년도 추계학술발표대회
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• pp.850-853
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• 2020

gradient decent 를 기반으로 한 Differentiable architecture search(DARTS)는 한 번의 Architecture Search 로 모든 후보 연산 중 가장 가중치가 높은 연산 하나를 선택한다. 이 때 비슷한 종류의 연산이 가중치를 나누어 갖는 "표의 분산"이 나타나, 성능이 더 좋은 연산이 선택되지 못하는 상황이 발생한다. 본 연구에서는 이러한 상황을 막기위해 Architecture Parameter 가중치의 gradient 를 기반으로 연산들을 클러스터링 하여 그룹화 한다. 그 후 그룹별로 가중치를 합산하여 높은 가중치를 갖는 그룹만을 사용하여 한 번 더 Architecture Search 를 진행한다. 각각의 Architecture Search 는 DARTS 의 절반 epoch 만큼 이루어지며, 총 epoch 이 같으나 두번째의 Architecture Search 는 선별된 연산 그룹을 사용하므로 DARTS 에 비해 더 적은 Search Cost 가 요구된다. "표의 분산"문제를 해결하고, 2 번으로 나뉜 Architecture Search 에 따라 CIFAR 10 데이터 셋에 대해 2.46%의 에러와 0.16 GPU-days 의 탐색시간을 얻을 수 있다.

• 한국정보과학회논문지:데이타베이스
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• 제35권1호
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• pp.54-66
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• 2008

시공간 데이타베이스에서 조인 연산은 매우 많은 비용이 소요되며, 시공간 조인 연산의 효율적인 질의 실행 계획을 세우기 위해 조인 연산에 대한 정확한 선택도 추정은 질의처리 성능에 결정적이다. 주어진 두 이산 데이타집합 $S_1,\;S_2$의 타임스탬프 $t_q$에서 시공간 조인 연산은 타임스탬프 $t_q$에서 서로 교차하는 모든 객체 쌍을 검색하는 것이다. 시공간 조인 연산의 선택도 추정치는 검색된 객체 쌍의 수를 $|S_1{\times}S_2|$로 나눈 값이다. 이 논문은 공간 조인 연산의 선택도 추정 기법인 기하 히스토그램 기법을 확장하여 시공간 조인 선택도 추정을 위한 시공간 히스토그램을 제안한다. 균일 데이타 집합과 편중 데이타 집합 모두를 사용하여 제안된 히스토그램 기법으로 시공간 조인 연산의 선택도를 정확하게 추정할 수 있다는 것을 증명하였다. 본 논문의 기여도는 먼저 이산 데이타 집합에 대한 시공간 조인 선택도 추정 연구의 첫 시도를 하였으며 다음으로 이산 객체의 유효시간 동안의 공간 통계정보를 압축하여 히스토그램을 재구축하는 효율적인 유지기법을 제안하였다.

• 융합신호처리학회 학술대회논문집
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• 한국신호처리시스템학회 2003년도 하계학술대회 논문집
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• pp.292-295
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• 2003

블루투스 전송 기술은 2.4㎓ 의 ISM(Industrial Scientific Medicine)밴드에서 주파수 호핑 방식을 사용한다. 주파수 호핑율은 연결 상태에서 초당 1600회, 조회 또는 호출 상태에서 초당 3200회의 호핑을 한다. Hop 채널 선택은 블루투스 표준안에서 제시한 5개의 호핑 시퀸스 중 하나를 선택하고 호핑 주파수에 따라 이를 매핑 함으로써 이루어진다. 본 논문에서는 6개의 상태에 따라 다르게 실행되는 채널 계산을 효율적으로 제어하고 필요한 연산모듈의 수를 줄이기 위해 9비트 프로세서를 이용해 Hop 선택 모듈을 설계하고 구현한다. 설계된 모듈은 레지스터 파일, 마이크로프로그램 제어장치, 가산, 치환(permutation), Modulo 계산을 위한 3개의 연산장치로 구성된다. Hop 채널 계산 중 가장 클럭 소요가 큰 Modulo 연산은 SRT나눗셈 알고리즘을 사용하여 음수 값 계산 및 연산 속도 향상을 꾀하였다. 제시된 Hop 선택 모듈은 하드웨어 묘사언어인 VHDL로 설계하고 시뮬레이션 및 테스트는 Xilinx FPGA를 이용해 검증하였다.