• 한국통신학회논문지
• /
• 제27권12C호
• /
• pp.1288-1298
• /
• 2002

타원곡선 암호시스템을 GF(2$^{m}$ )상에서 고속으로 구현하기 위해서는 빠른 나눗셈기가 필요하다. 빠른 나눗셈 연산을 위해선 비트-패러럴 구조가 적합하나 타원곡선 암호시스템이 충분한 안전도를 가지기 위해서는 m의 크기가 최소한 163보다 커야 한다. 즉 비트-패러럴 구조는 0(m$^2$)의 면적 복잡도를 가지기 때문에 이러한 응용에는 적합하지 않다. 따라서, 본 논문에서는 CF(2$^{m}$ )상에서 표준기저 표기법을 사용하여 모듈러 나눗셈 A(x)/B(x) mod G(x)를 고속으로 수행하는 새로운 비트-시리얼 시스톨릭 나눗셈기를 제안한다. 효율적인 나눗셈기 구조를 얻기 위해, 새로운 바이너리 최대공약수(GCD) 알고리즘을 유도하고, 이로부터 자료의존 그래프를 얻은 후, 비트-시리얼 시스톨릭 나눗셈기를 설계한다. 본 논문에서 제안한 나눗셈기는 0(m)의 시간 및 면적 복잡도를 가지며, 연속된 입력 데이터에 대하여, 초기 5m-2 사이클의 지연 후, m 사이클 마다 나눗셈의 결과를 출력한다. 제안된 나눗셈기를 동일한 입출력 구조를 가지는 기존의 연구 결과들과 비교 분석한 결과 칩 면적 및 계산 지연시간 모두에 있어 상당한 개선을 보인다. 따라서 제안된 나눗셈기는 적은 하드웨어를 사용하면서 고속으로 나눗셈 연산을 수행할 수 있기 때문에 타원곡선 암호화시스템의 나눗셈 연산기로 매우 적합하다. 또한 제안한 구조는 기약 다항식(irreducible polynomial) 선택에 있어 어떤 제약도 두지 않고, 단 방향의 신호흐름을 가지면서, 매우 규칙적이기 때문에 필드 크기 m에 대해 높은 유연성 및 확장성을 제공한다.였다. an extraction system, a new optical nonlinear joint transform correlator(NJTC) is introduced to extract the hidden data from a stego image in real-time, in which optical correlation between the stego image and each of the stego keys is performed and from these correlation outputs the hidden data can be asily exacted in real-time. Especially, it is found that the SNRs of the correlation outputs in the proposed optical NJTC-based extraction system has been improved to 7㏈ on average by comparison with those of the conventional JTC system under the condition of having a nonlinear parameter less than k=0.4. This good experimental results might suggest a possibility of implementation of an opto-digital multiple information hiding and real-time extracting system. 촉각에 있는 지각신경세포가 뇌의 촉각엽으로 뻗어 들어가 위의 5가지 신경연접중 어느 형을 형성하는지를 관찰하기 위하여 좌측 촉각의

• 대한전자공학회논문지SD
• /
• 제42권12호
• /
• pp.45-52
• /
• 2005

시스톨릭 어레이는 동일한 기능을 가지는 계산처리들을 동일한 형태로 연결하여, 다수의 자료에 반복적인 계산을 하도록 만들어진 병렬처리기로써 개념적으로 산술 파이프라인과 밀접한 관계를 갖는다. 시스톨릭 어레이 셀 내의 연산에 대한 고성능처리는 시스톨릭 어레이의 중요한 특징이다. 본 논문에서는 시스톨릭 어레이 셀 내의 동시성 처리를 높이기 위해 셀 내의 연산 중에서는 큰 지연 시간을 가지는 셀 내의 연산자를 다시 규칙성을 가지는 시스톨릭 어레이로 구성하는 비트 수준 슈퍼 시스톨릭 어레이 구조를 제안하고, 그 예로 비트 수준 슈퍼 시스톨릭 FIR 필터에 대하여 기술한다. 먼저 정규순환방정식으로 표현된 알고리즘으로부터 워드 수준 시스톨릭 어레이를 유도한 후 유도된 워드 수준 시스톨릭 어레이를 슈퍼 시스톨릭 어레이로 변환한다. 위의 과정으로 유도된 비트 수준 슈퍼 시스톨릭 어레이를 RT 수준에서 VHDL로 모델링 하여 동작을 검증하였으며, Hynix에서 제공되는 $0.35{\mu}m$셀 라이브러리를 사용하여 합성하였다. 본 논문에서 제안하는 비트 수준 슈퍼 시스톨릭 어레이는 워드 수준 시스톨릭 어레이 디자인에 비해 면적은 물론 성능측면에서 이점을 가진다.

• 전자공학회논문지
• /
• 제52권5호
• /
• pp.155-164
• /
• 2015

본 연구에서는 다양한 HEVC 구문요소들을 적응적으로 파이프라인 및 병렬 처리할 수 있는 CABAC 복호화기 아키텍처를 설계 및 구현하였다. CABAC는 높은 압축률을 제공하지만, 구문요소 단위 순차적 복호화와 문맥간 강한 데이터 종속성, 빈 단위 복호화 과정 때문에 고성능 복호화 처리를 어렵게 한다. CABAC의 복호화 처리 성능을 높이기 위하여 연속된 flag 타입의 구문요소에 대해서는 다음에 복호될 구문요소들을 선행 연산하여 적응적으로 파이프라인 처리하였고, 멀티빈으로 구성된 구문요소는 최대 3개 빈까지 병렬 처리하는 고성능 구조를 설계하였다. 또한 이진산술복호기를 가속화하기 위해 문맥모델 업데이트와 재정규화를 선행 병렬 연산하고, 복호화 결과값에 따라 선택해서, 이진산술복호기의 임계 지연시간을 개선하였다. 제안하는 HEVC CABAC 아키텍처는 최대 1.01bins/cycle의 처리 성능으로 기존 구조대비 약 2배의 가속화 성능을 갖는다. 65nm ASIC 합성 결과 224M bins/sec.의 복호화 성능을 보이며, QFHD영상의 실시간 처리를 가능하게 하였다.

• 한국산학기술학회논문지
• /
• 제11권2호
• /
• pp.689-695
• /
• 2010

한글 숫자어휘의 부호변환 과정을 알아 봄에 있어, 수연산이 시행되는 동안 주어진 목표자극들 간의 연산결과가 일치하는지에 대한 과제를 ERP 실험방법에 의거 시행하였다. 평균진폭에 대한 실험 결과는 과제-의존적인 처리가 아닌 자극유형-의존적인 처리과정을 보여주었는데, 덧셈 및 곱셈과제에서의 한글 숫자어휘의 시간적인 뇌파개형은 아라비아 숫자에 대한 그것과 유사하게 나타났다. 이 처리과정에서의 유의미한 차이점은 300ms 부근에서 나타난 지연된 양성파형의 성분으로서, 이는 한글 숫자어휘의 아라비아 숫자로의 부호변환 과정으로 해석가능하다. 이 과정에 수반된 뇌영상을 분석한 결과, 두 조건에서 서로 다른 파형을 야기한 영역은 한글문자 처리에 관여하는 좌측 측두-두정영역으로 확인되었다. 이와 같은 결과는 수연산 과정의 개개 자극인 한글 숫자어휘의 내재적 수표상 방식이, 수개념으로의 직접적 접근이 아니라 일정한 부호변환 과정을 통한 도식화된 통로를 거치고 있음을 시사한다 할 수 있다.

• 전자공학회논문지
• /
• 제50권1호
• /
• pp.105-113
• /
• 2013

데이터 입출력의 지연 및 병목현상을 해결하기 위해, 여러 개의 디스크를 병렬 구조로 연결한 RAID 시스템이 널리 사용되고 있다. 현재 HDD에 비해 입출력 성능이 좋은 SSD 기반의 RAID 시스템이 활성화 되고 있으나, SSD를 사용하여 RAID 시스템을 구현 할 경우 SSD의 쓰기 횟수 제한 문제와 빈번한 쓰기 연산으로 인한 전력소모의 문제가 발생한다. 본 논문에서는 갱신 비용이 많이 드는 SSD 기반의 RAID 시스템에서 parity 디스크의 중복된 데이터를 제거하는 방법을 제안한다. 제안한 방법은 parity 데이터의 chunk 보다 작은 크기로 분할 하고, 중복된 데이터를 제거 하여 쓰기 연산을 줄이고 마모도 및 전력 소모를 낮춘다. 실험결과 EVENODD 코드를 사용한 RAID-6 시스템의 경우 제안한 방법이 전체 디스크의 약 16%, parity 디스크에서 31% 마모도의 감소를 보였으며, 30% 전력 감소를 보여 중복제거기법을 사용하지 않았을 때 보다 성능이 증가 한 것을 알 수 있다. RAID-5 시스템에서는 전체 디스크의 약 12%, parity 디스크의 32%의 마모도 감소를 보였고, 전력소모의 경우 36%의 전력 소모 감소를 보인다.

• 정보처리학회논문지D
• /
• 제9D권6호
• /
• pp.1017-1024
• /
• 2002

무선 네트워킹 기술과 통신기기의 발달로 이동 컴퓨팅 환경이 보편화됨에 따라 제한된 대역폭의 절감과 빠른 응답시간, 그리고 확장성을 위해 이동 호스트는 지역 캐쉬를 이용한다. 이때 이동 호스트와 지구국간에 캐쉬된 데이터의 일관성 유지가 필요하며 이에 따라 많은 기법이 제안되고 있다. 기존의 일관성 기법은 탐지기반의 기법들이 수로 사용되며 잦은 접속단절을 고려해 주기적인 무효화 메시지를 브로드캐스트 하여 캐쉬 일관성을 유지한다. 하지만 이러한 기법들은 데이터의 정확성 검사에 따른 전송 메시지 수의 증가나 지연을 통한 철회 단계를 증가시키며 이동 호스트에 캐쉬된 데이터를 삭제함에 따라 자치성과 확장성이 떨어진다. 본 논문에서 제안된 기법은 이러한 문제점을 해결하기 위해 페이지 요청 또는 완료시 갱신 연산이 일어난 객체에 대해 갱신 빈도를 참조하여 수행하도록 하였다. 따라서, 갱신 연산이 이루어지는 경우 비동기적으로 갱신 빈도에 따른 갱신의도 선언 또는 갱신을 선택적으로 수행할 수 있어 응답이 빠르고 철회 단계가 감소하는 장점을 갖는다. 또한 접속단절 이후 일괄적으로 진행되는 주기적인 무효화 메시지에 대해서도 갱신 빈도에 따라 선택적으로 삭제 또는 전파를 수행함으로써 자치성과 확장성을 높였다.

• 한국항공우주학회지
• /
• 제40권9호
• /
• pp.827-832
• /
• 2012

본 논문에서는 저궤도 위성의 반작용 휠 속도 측정을 위해 M-방식과 T-방식 모두 검출가능한 보드를 설계하여 두 방식의 장점을 이용할 수 있도록 하고, 실제 위성탑재컴퓨터에 장착하여 시험을 수행하고 이를 통하여 그 설계의 유용성을 검증한다. 위성에서 반작용 휠은 위성의 자세를 변화시킬 수 있는 대표적인 구동기의 하나로 반작용 휠 구동모터의 회전에 의해 발생하는 회전관성에 의해 자세 제어를 수행하게 된다. 반작용 휠의 회전속도를 검출하는 방법으로는 일정한 주기 T 동안 발생된 반작용 휠 내부 타코 펄스를 세어 휠의 속도를 검출하는 M-방식과 휠에서 발생되는 타코 펄스들 간의 시간을 측정해서 속도를 검출하는 T-방식으로 나눌 수 있다. M-방식은 구현이 간단하고 측정 시간이 일정하다는 장점이 있으나, 저속에서는 속도 측정 분해능이 떨어진다는 단점이 있다. 그에 반해, 타코 펄스간의 시간을 측정하는 T-방식은 저속에서 정밀한 속도를 측정할 수 있으며 측정에 따른 시간 지연이 작다는 장점이 있다. 그러나 이 방법 역시 실제 구현에 있어서 연산이 복잡하고 속도에 따라 연산 속도가 달라진다는 단점이 있다.

• 대한전자공학회논문지SP
• /
• 제42권5호
• /
• pp.137-144
• /
• 2005

본 논문에서는 JPEG2000 기반의 영상에서 웨이블릿 영역의 웨이블릿 계수들의 비를 통해 에지 히스토그램을 추출하는 기법을 제시하였다. 기존의 MPEG-7 에지 히스토그램 기술자는 영상의 에지 정보를 공간 영역에서 추출하기 때문에 복호화 과정이 필요하게 되어 많은 연산량이 요구되고 이는 영상 검색 시간을 지연시키는 원인이 된다. 이를 보완하기 위해 JPEG2000 영상의 에지 히스토그램 정보를 공간 영역이 아닌 웨이블릿 영역에서 직접 추출하고자 하였다. 본 논문에서 사용된 웨이블릿 변환은 JPEG2000 표준에서 정한 압축 기법으로 Le Gall 5/3 필터 계수를 사용 하였다. 에지 추출을 위해 웨이블릿 계수들 중에서 2단계 웨이블릿 변환을 통해 얻어진 LH2, HL2 부 밴드의 홀수 번째 계수들의 비와 LHI과 HLI의 계수들을 사용하였다. 실험을 통해 8개의 질의 영상에 대한 NMRR 값을 비교한 결과, 제안 알고리즘에 의한 에지 히스토그램 추출이 기존 에지 히스토그램 기술자와 비교하여 성능이 떨어지지 않았고, 연산량에 있어서도 많은 감소 효과를 얻을 수 있었다.

• 정보처리학회논문지A
• /
• 제11A권2호
• /
• pp.195-202
• /
• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 정보처리학회논문지D
• /
• 제9D권4호
• /
• pp.587-602
• /
• 2002

중앙집중형 데이터베이스는 데이터 관리가 용이하나 통신장애나 사이트 고장시 전체시스템 중지로 인해 신뢰성과 가용성문제가 발생한다. 이러한 문제를 해결하기 위해서 중복데이터베이스가 출현되었다. 그러나 갱신거래가 많이 발생되는 경우에는 중복 데이터에 대해서 갱신이 동일하게 이루어져야 하므로 동기화로 인한 메시지부담과 거래가 지연됨에 따라 동시성이 감소되는 문제가 발생하게 된다 이 논문은 가용성과 신뢰성을 향상시키기 위한 완전 중복 데이터베이스에서 거래들의 병행성의 정도를 높이기 위한 동시성제어 알고리즘을 제안한다. 중복 데이터 베이스에서 시스템 성능을 향상시키기 위해서는 거래가 제출된 사이트에서 마지막 연산까지 수행시키고, 기록 연산들로 구성된 갱신 전용거래를 모든 사이트에서 독립적으로 수행하도록 한다. 각 사이트에서 수행되는 갱신전용거래의 일관성은 모든 사이트에서 갱신그래프를 유지하여 보장한다. 제안하는 동시성 제어 기법은 각 사이트에서 거래들이 동시에 수행할 수 있게 함으로써 거래들의 병행수행정도를 향상시킬 수 있다. 제안하는 동시성 제어 기법의 실제 구현 및 실험을 통한 결과를 분석하여 기존의 방법보다 보다 더 빠른 응답률과 더 적은 철회율을 가져옴을 성능 평가를 통해 우수성을 보여준다.