• Journal of Korea Society of Industrial Information Systems
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• v.18 no.5
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• pp.59-65
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• 2013

Conventional synchronous design circuits cannot only satisfy the timing requirement of the low voltage digital systems, but also they may generate wrong outputs under the influence of PVT variations and aging effects. Therefore, in this paper, a NCL (Null Convention Logic) design as an asynchronous design method has been proposed, where the NCL method doesn't require any timing analysis, and it has a very simple design methodology. Base on the NCL method, a new low power reliable ALU has been designed and implemented using MagnaChip-SKhynix 0.18um CMOS technology. The experimental results of the proposed NCL ALU have been compared to those of a conventional pipelined ALU in terms of power consumption and speed.

• The Journal of the Acoustical Society of Korea
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• v.34 no.3
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• pp.177-183
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• 2015

This paper proposes a robust nonlinear acoustic echo canceller (NAEC) which is effective for modeling the nonlinearity of a speaker module and the long acoustic echo path within a speech communication environment. The proposed NAEC utilizes a sigmoid pre-processor for modeling the speaker nonlinearity and a partitioned block frequnecy-domain adaptive filter for identifying the acoustic echo path with small delay. Simulation results confirmed that the proposed algorithm achieves excellent performance with much lower computational complexity than the previous NAEC.

• Proceedings of the Korean Society of Computer Information Conference
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• 2015.01a
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• pp.151-154
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• 2015

최근 소셜 네트워크, 바이오 컴퓨팅, 사물 인터넷 등의 출현으로 인해 기존의 IT환경보다 많은 데이터가 생성되고 있고, 이로 인해 효율적인 대용량 데이터 처리기법에 대한 연구가 진행 되고 있다. 맵리듀스는 데이터 집약적인 연산 어플리케이션에 효과적인 프로그래밍 모델로써, 대표적인 맵리듀스 어플리케이션으로는 아파치 소프트웨어 재단에서 개발 지원중인 하둡이 있다. 본 논문은 하둡 맵리듀스의 성능 향상을 위해 데이터 프리패칭 기법과 스트리밍 기법을 제안한다. 하둡 맵리듀스의 성능 이슈 중 하나는 맵리듀스 과정에서 입력 데이터 전송에 의한 작업 지연이다. 이러한 데이터 전송 시간을 최소화하기 위해, 기존 맵리듀스와는 달리 데이터 전송을 담당하는 프리패칭 스레드를 별도로 생성하였다. 그 결과 데이터의 맵리듀스 작업 중에도 데이터 전송이 가능하게 되어 전체 데이터 처리 시간을 줄일 수 있었다. 이러한 프리패칭 기법을 사용해도 하둡 맵리듀스의 특성상 최초 데이터 전송 시에는 작업대기를 하게 되는데, 이 대기시간을 줄이고자 스트리밍 기법을 사용하여 데이터 전송에 의한 대기시간을 추가로 줄일 수 있었다. 제안하는 기법의 성능을 측정하기 위해 수학적인 모델링을 하였으며, 성능 측정결과 기존의 하둡 맵리듀스 및 프리패칭 기법만 적용된 맵리듀스 보다 스트리밍 기법이 추가 적용된 맵리듀스의 성능이 향상되었음을 확인 할 수 있었다.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.10 no.2
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• pp.45-52
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• 2010

According to appearance of digital broadcasting media such as DTV, IPTV, DMB, and so on, the needs about digital contents have been increased. The cases reusing the producted contents happen frequently, in consideration of the production cost of digital contents and the early digital broadcasting market. In this case, the reused contents must adjust the transfer rate of the digital broadcasting system. The time information included in the contents is shifted in the adjusting process. This paper proposes the efficient method correcting the shifted time information.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.26 no.12A
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• pp.1978-1982
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• 2001

In a Multi-carrier modulation system, CP (Cyclic prefix) is inserted in the transmit tame in order to eliminate the ISI (Intersymbol Interference) and ICI (Interchannel Interference) caused by delay spread of a received signal, which in rum degrades the throughput of the system. TEQ (Time-domain equalizer) improves the system throughput by shortening the CIR (Channel Impulse Response) time and maintaining the CP length to the minimum regardless of the channel condition. In this paper, a new MMSE (Minimum Mean Square Error) TEQ algorithm is proposed and its performance is analyzed in order to speed up computing the optimum tap coefficients of the equalizer by employing Newton method.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.31 no.11C
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• pp.1120-1127
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• 2006

[ $GF(2^m)$ ] for elliptic curve cryptosystem. The proposed multiplier uses Gaussian normal basis representation and produces multiplication results at a rate of one per [m/w] clock cycles, where w is the selected we.4 size. We implement the p.oposed design using Xilinx XC2V1000 FPGA device. Our design has significantly less critical path delay compared with previously proposed hard ware implementations.

• Journal of the Institute of Electronics Engineers of Korea CI
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• v.40 no.2
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• pp.17-25
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• 2003

In this paper, a processor architecture is proposed based on the state space implementation technique for real time processing of 2-D discrete wavelet transform(DWT). It conducts 2-D DWT operations in consideration of row and column direction simultaneously, thus can reduce latency due to memory access for storing intermediate results. It is a VLSI architecture suitable for real time processing. The proposed architecture includes only four multipliers and four adders, and NK-N internal memory storage, where K denotes the length of filter. It has a small hardware complexity. Therefore it is very suitable architecture for real time, embedded applications such as web camera server. Since the processor is easily extended to array structure, it can be applied to various image processing applications.

• The Bulletin of The Korean Astronomical Society
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• v.35 no.1
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• pp.37.1-37.1
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• 2010

망원경을 사용하여 천체를 관측할 때, 관측할 천체가 있는 위치로 망원경을 정확히 구동하여야 하고, 관측하는 시간 동안 충분히 정확히 추적하여야 한다. 그러나, 망원경은 다양한 재질의 많은 종류의 기계적인 부품들을 조립하여 만들어져 있기에, 필연적으로 기계적인 오차를 가지고 있다. 망원경 구동제어 장치는 수학 연산과 다양한 펄스 특성에 기인한 제어 오차를 가지고 있다. 그리고, 영상을 획득하는 부분은 시간 지연과 상의 왜곡이나 전자적인 잡음의 영향을 받는다. 또한, 바람이나 진동 등 예기치 않은 외부적인 요인에 의한 오차가 유발되기도 한다. 이러한 다양한 요인들로 인하여, 망원경이 천체를 정확히 찾아가고 추적하는 것을 어렵게 만든다. 우리는 자동제어공학에서 사용하는 제어해석 기법을 사용하여 망원경 제어 모형을 만들어 나가고자 한다. 특정 망원경에 있어, 오차 유발에 어느 요인이 가장 큰 영향을 주는지, 또한, 어떤 특성을 조절하고, 어느 정도의 제어 시간 간격을 주어야 하는지 등, 추적오차에 주는 영향들을 정량적으로 분석하고 제어에 반영하여 가장 최적의 제어를 할 수 있도록 하고자 한다. 그 첫번째 시도로, 김해천문대 독일식 적도의 방식 200mm 망원경과 이전 연구에서 개발한 PLC 기반의 망원경 제어 장치(강용우 외, 2008) 및 AP8 CCD 카메라를 사용하여, 지향 및 추적 관측 실험을 하였다. 그 결과를 분석하여 경험적 제어 모형을 만들고, 그 해석을 수행한 내용을 소개하고자 한다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.12
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• pp.72-79
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• 2003

This paper proposes a 32${\times}$32 Modified Booth multiplier using CMOS multiple-valued logic circuits. The multiplier based on the radix-4 algorithm is designed with current mode CMOS quaternary logic circuits. Designed multiplier is reduced the transistor count by 67.1% and 37.3%, compared with that of the voltage mode binary multiplier and the previous multiple-valued logic multiplier, respectively. The multiplier is designed with a 0.35${\mu}{\textrm}{m}$ standard CMOS technology at a 3.3V supply voltage and unit current 10$mutextrm{A}$, and verified by HSPICE. The multiplier has 5.9㎱ of propagation delay time and 16.9mW of power dissipation. The performance is comparable to that of the fastest binary multiplier reported.

• The Journal of the Acoustical Society of Korea
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• v.35 no.1
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• pp.1-7
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• 2016

This paper proposes an adequate UWA (Underwater Acoustic) communication system of underwater communication network in the Yellow Sea. UWA channel is obtained from Bellhop ray tracing method with Yellow Sea environments. Based on this channel, communication parameters for CDMA (Code Division Multiple Access) and SC-FDM (Single Carrier-Frequency Division Multiplexing) using diversity techniques are calculated. In order to prove the proposed methods, BER (Bit Error Rate) and data rate are obtained using computer simulations and the adequate communication system for long rms delay spread and low Eb/No environments is proposed from the simulation.