• 전자공학회논문지SC
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• 제41권5호
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• pp.29-36
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• 2004

본 논문에서는 m차 trinomial을 적용한 새로운 GF(2m)상의 승산기법과 그 구현회로를 제안하였다. 제안한 연산기법들을 각각 MR, PP 및 MS라 명칭한 연산모듈로 구현하였고, 이들을 조직화하여 새로운 GF(2/sup m/) 병렬 승산회로를 구성하였다. 제안된 GF(2/sup m/) 승산기의 회로복잡도는 ㎡ 2-입력 AND게이트와 ㎡-1 2-입력 XOR게이트이며, 연산에 소요되는 지연시간은 T/sub A/+(1+[log₂/sup m/])T/sub x/이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기들과 비교하였고, 그 결과를 표로 정리하여 보였다. 제안된 승산기는 정규화된 모듈구조와 확장성을 가지므로 VLSI 구현에 적합하며, 타 연산회로로의 응용이 용이하다.

• 한국콘텐츠학회:학술대회논문집
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• 한국콘텐츠학회 2009년도 춘계 종합학술대회 논문집
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• pp.51-56
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• 2009

플래시 메모리는 이미 데이터가 기록된 섹터에 대해 덮어 쓰기 연산이 되지 않는 특징이 있다. 이러한 플래시 메모리의 특징을 극복하기 위해 로그 버퍼 관리 기법이 소개 되었다. 그러나 현재 까지 연구된 로그 버퍼 관리 기법들 중 BAST 기법은 쓰기 연산의 패턴이 임의 쓰기인 경우 잦은 병합 연산을 발생시키는 문제가 있으며, 이를 개선한 FAST 기법은 자주 갱신되는 데이터에 의해 빈번하게 발생되는 병합 연산을 고려하지 않았다. 본 논문에서는 새로운 로그 버퍼 관리기법인 JBB를 제안한다. 제안하는 기법은 로그 블록의 병합 가치를 평가하여 빈번하게 갱신이 발생하지 않는 데이터에 대해서 데이터 블록과의 병합연산을 수행하고, 빈번하게 갱신되는 데이터에 대해 데이터 블록과의 병합을 최대한 지연한다. 이를 통해 불필요한 데이터 블록의 병합 연산을 방지하여 플래시 메모리의 소거 횟수를 크게 감소시켰고, 공간 활용을 극대화 하였다. 로그 버퍼 관리 기법의 대표적인 기법인 BAST와 FAST와의 성능 비교를 통해 본 논문에서 제안하는 기법의 우수성을 증명하였다.

• 대한기계학회논문집B
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• 제41권2호
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• pp.117-124
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• 2017

본 연구에서는 Coloring 기법을 적용한 Gauss-Seidel 해법의 연산 성능을 분석하기 위해 2차원과 3차원 전도 열전달 문제를 다양한 격자 크기에서 해석하였다. 지배방정식의 이산화는 유한차분법과 유한요소법을 사용하였다. CPU의 경우에는 상대적으로 작은 격자계에서 연산 성능이 좋으며, 계산에 사용되는 메모리의 크기가 캐시메모리보다 크게 되면 연산 성능이 급격히 떨어진다. 반면에, GPU는 메모리 지연시간 숨김 특성으로 인하여 격자의 수가 충분히 많을 때 연산 성능이 좋다. GPU에 기반한 Colored Gauss-Seidel 해법은 단일 CPU를 이용한 연산에 비해서 각각 최대 7배의 속도 향상을 보인다. 또한, GPU 기반에서 Colored Gauss-Seidel 해법은 Jacobi 보다 약 2배 빠름을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제12권3호
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• pp.186-191
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• 2019

본 논문은 고속 특징추출 알고리즘의 구현 방법을 제안한다. 제안하는 방법은 블록 유형 분류 알고리즘을 기반으로, 블록 유형 분류 알고리즘 적용 시, 영상 특징 정보가 발생하지 않는 스무스 블록에서 연산을 생략하여 영상 특징 검출에 필요한 연산시간을 감소시킬 수 있다. 200장의 표준 테스트 이미지를 활용해 매크로 블록의 크기를 $64{\times}64$로 나누어 스무스 블록의 발생 빈도를 측정한 결과 전체의 29.5%만큼 발생하는 것을 정량적으로 확인했다. 이 의미는 다양한 영상 정보를 포함하고 있는 표준 테스트 이미지 내에서는 29.5%에 해당하는 만큼 연산의 복잡도를 감소시킬 수 있다는 의미를 나타낸다. 제안된 방법을 케니 윤곽선 검출 알고리즘에 적용하면 이차원 미분 필터, 그라디언트 크기 및 방향 연산, 비최대 억제, 적응형 임계값 연산, 히스테리시스 임계 처리와 같은 총 다섯 단계의 영상처리에 필요한 지연시간을 완전히 제거할 수 있다. 이와 같은 방법으로 다양한 특징 검출 알고리즘에 블록 유형 구분 알고리즘을 적용해, 연산에 필요한 시간을 감소할 수 있을 것을 기대한다.

• 정보보호학회논문지
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• 제18권3호
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• pp.33-44
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• 2008

페어링 기반의 암호시스템의 효율성은 페어링 연산의 효율성에 기반하며 페어링 연산은 유한체 GF$(3^m)$에서 많이 고려된다. 또한 페어링의 고속연산을 위하여 삼항 기약다항식을 고려하며 이를 기반으로 하는 하드웨어 설계방법에 대한 연구가 활발히 진행되고 있다. 본 논문에서는 기존의 GF(3) 연산보다 효율적인 새로운 GF(3) 덧셈 및 곱셈 방법을 제안하며 이를 기반으로 새로운 GF$(3^m)$ 덧셈-뺄셈 unified 연산기를 제안한다. 또한 삼항 기약다항식을 특징을 이용한 새로운 GF$(p^m)$ MSB-first 비트-직렬 곱셈기를 제안한다. 제안하는 MSB-first 비트-직렬 곱셈기는 기존의 MSB-first 비트-직렬 곱셈기보다 시간지연이 대략 30%감소하며 기존의 LSB-first 비트-직렬 곱셈기보다 절반의 레지스터를 사용하여 효율적이며, 제안하는 곱셈 방법은 삼항 기약다항식을 사용하는 모든 유한체에 적용가능하다.

• 전자공학회논문지CI
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• 제45권3호
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• pp.142-148
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• 2008

복호된 영상의 블록 경계에서 발생하는 왜곡을 보정하기 위해 사용된 H.264/AVC 표준의 디블록킹 필터는 개선된 품질의 영상을 제공하지만, 이에 사용되는 복잡한 필터링 연산은 복호기의 처리 시간을 지연시키는 주된 요인이 되고 있다. 본 논문에서는 이러한 필터링 연산을 더 빠르게 수행할 수 있는 명령어를 제안하고 ASIP을 구성하여 디블록킹 필터를 가속하였다. LISA를 이용하여 MIPS 기반의 기준 프로세서를 설계하고 디블록킹 필터 모델을 시뮬레이션하여 제안하는 명령어 적용에 따른 실행 사이클의 성능 향상을 비교하였으며, 설계된 기준 프로세서를 CoWare의 Processor Designer를 통해 HDL을 생성하고 Synopsys의 Design Compiler를 이용하여 TSMC 0.25um 공정으로 합성하고 제안하는 명령어를 추가할 경우에 대해 면적 및 동작 지연시간 등을 비교하였다. 합성 결과, 제안하는 명령어 셋을 적용함에 따라 면적 및 동작 지연시간에서 각각 7.5%와 3.2%의 증가를 보였으며, 이로 인해 실행 사이클 면에서는 평균 18.18%의 성능 향상을 보였다.

• 한국정보처리학회논문지
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• 제7권8호
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• pp.2543-2554
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• 2000

실시간 스케줄러는 대역폭, 필요 버퍼량 등과 같은 네트워크 자원을 효율적으로 이용하면서 한정된 통신 지연(bounded delay)을 제공해야 한다. 이러한 제한 조건을 만족시키기 위해서 많은 스케줄링 방법론이 제시되었다. 그중 EDF 스케줄링 방법론이 최적의 성능을 갖는 것으로 알려져 있다. 그러나 EDF 스케줄링 방법론은 “sort”나“search”와 같은 연산 작업을 수행함으로서, 과다한 오버헤드를 발생시킨다. Rotating Priority Queues(PRQ) 스케줄러는 EDF 연산 작업 없이 EDF 스케줄러에 근접한 성능을 갖는 스케줄러이다. 그러나 RPQ 스케줄러는 과다한 버퍼량을 필요로 한다. 본 논문에서는 이러한 문제점을 해결하기 위해서 Multiple Rotating Priority Queues(MRPQ) 스케줄러를 제시한다. MRPQ 스케줄러는 “block queue”라는 새로운 개념을 이용하여 회전 우선 순위 queue를 다중 계층으로 구성한다. 이렇게 구성된 MRPQ 스케줄러 RQP스케줄러에서 필요한 버퍼량의 반 정도의 버퍼량만을 사용하여, RPQ 스케줄러와 동일한 동작을 수행한다. 또한 MRPQ 스케줄러는 RPQ 스케줄러와 동일한 최대 지연시간을 제공한다.

• 대한전자공학회논문지SD
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• 제43권4호
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• pp.38-48
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• 2006

본 논문에서는 DMB(Digital Multimedia Broadcasting) 단말기에서 사용하기 위하여 유클리드(Euclid) 알고리즘 기반의 RS(255,239,t=8) 복호기를 설계하였다 DMB는 휴대 단말기 상에 방송서비스 제공이 목적이므로 사용된 RS 복호기는 면적이 작아야 하며 실시간처리를 위해 복호 지연시간이 짧아야 한다. 두 조건을 만족시키기 위해 에러의 위치 및 크기를 찾는 방법으로 유클리드 알고리즘을 수정하여 사용하였다. 유클리드 알고리즘 상에서 유한체 나눗셈 연산을 위해 사용하는 Inverse ROM을 17 클럭을 소모하는 나눗셈기로 대체하여 면적을 줄였으며, 유한체 나눗셈기로 인한 지연 시간을 줄이기 위해 차수 연산 없이 유클리드 알고리즘의 동작 제어가 가능한 수정된 유클리드 알고리즘을 제안하였다. 제안한 유클리드 알고리즘은 기본 유클리드 알고리즘에 비해 비슷한 지연시간 조건 하에서 면적을 25% 정도 줄일 수 있었다. 삼성 STD130 $0.18{\mu}m$ 표준 셀 라이브러리를 이용하여 Synopsys 상에서 합성한 결과 유클리드 블록은 30,228개의 게이트수를 가지며 288 클럭을 소모하였으며, 전체 RS 복호기의 크기는 약 45,000 게이트였다.

• 전자공학회논문지C
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• 제36C권8호
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• pp.1-9
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• 1999

빠르고 정확한 결과를 얻기 위해서 타이밍 수준에서의 회로 해석이 이루어지며, 게이트와 연결선에서의 신호 지연 해석은 회로의 설계 검증을 위하여 필수적이다. 본 논문에서는 CMOS 회로 게이트에서의 지연 시간과 연결선의 지연 해석을 위한 초기 천이 시간을 동시에 계산할 수 있는 방법을 제시한다. 회로 연결선의 유효 커패시턴스 개념을 이용하여 게이트의 지연 시간과 게이트에서의 구동 저항을 고려한 연결선 선형 전압원의 천이 시간을 계산한다. 게이트 지연과 연결선 선형 전압원의 천이 시간을 구하는 과정은 예비 특성화된 게이트 타이밍 데이터를 이용하여 반복적인 연산과정을 통하여 동시에 구하게 된다. 기존의 게이트 지연 계산 알고리즘은 연결선 선형 전압원의 천이 시간을 위해 별도의 게이트 특성 데이터를 필요로 하였으나, 본 논문에서 제시하는 방법은 계산 과정 중에 생성된 데이터를 이용함으로써 현재의 예비 특성화 방법을 수정하지 않고서도 효율적인 타이밍 수준의 게이트 및 연결선 지연 시간 예측이 가능하도록 하였다.

• 한국정보과학회논문지:시스템및이론
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• 제28권3호
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• pp.144-154
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• 2001

다중 결합 질의에 포함된 다수의 결합 연산지를 효율적으로 처리하기 위해 서는 효율적인 병렬 알고리즘이 필요하다. 최근 다중 해쉬 결합 질의의 처리를 위해 할당 트리를 이용한 방법이 가장 우수한 것으로 알려져 있다. 그러나 이 방법은 실제 결합 시에 할당 트리의 각 노드에서 필연적인 지연이 발생되는 데 이는 튜플-시험 단계에서 외부 릴레이션을 디스크로부터 페이지 단위로 읽는 비용과 이미 읽는 페이지에 대한 해쉬 결합 비용간의 차이에 의해 발생하게 된다. 이들 사이의 실행시간을 가급적 일치시키기 위한 '페이지 실행시간 동기화'기법이 제안되었고 이를 통해 할당 트리 한 노드 실행에 있어서의 지연 시간을 줄일 수 있었다. 하지만 지연 시간을 최소화하기 위해 할당되어질 프로세서의 수 즉, 페이지 실행시간 동기화 계수(k)는 실제 결합 시의 결합률에 따라 상당한 차이를 보이게 되고 결국, 이 차이를 고려하지 않은 다중 해쉬 결합은 성능 면에서 크게 저하될 수밖에 없다. 본 논문에서는 결합 이전에 어느 정도의 결합률을 예측할 수 있다는 전제하에 다중 해쉬 결합 실행 시에 발생할 수 있는 지연 시간을 최소화 할 수 있도록 결합률에 따라 최적의 프로세서들을 노드에 할당함으로서 다중 해쉬 결합의 실행 성능을 개선하였다. 그리고 분석적 비용 모형을 세워 기존 방식과의 다양한 성능 분석을 통해 비용 모형의 타당성을 입증하였다.