• 한국정보통신학회논문지
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• 제10권7호
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• pp.1237-1245
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• 2006

본 논문에서는 대한민국 표준 암호 알고리즘인 ARIA를 하드웨어로 구현하였다. 하드웨어는 ASIC 이나 코어-기반 설계와 같은 여러 응용분야에 적합하도록 범용적으로 구현되었다. ARIA 알고리즘은 하나의 라운드 함수 블록과 하나의 키 생성 블록만을 구현하여 순차적으로 사용되도록 하였다. ARIA 알고리즘은 하드웨어나 소프트웨어적인 부가요소없이 단일 칩에서 동작 가능하게 설계되었다. 구현한 회로는 Altera사의 FPGA인 EPXAlOF1020Cl에서 19%의 자원을 사용함을 확인하였고, 36.35MHz의 클록 주파수에서 암호화 및 복호화시 최대 31O.3Mbps 로 동작하였다. 따라서 설계한 ARIA 하드웨어는 다수의 사용자를 대상으로 하거나 많은 양의 데이터 전송이 이루어져야 하는 전자상거래,이동통신,네트워크보안,자료의 저장 등의 여러 분야에서 활용될수 있을 것으로 생각된다.

• 한국컴퓨터정보학회논문지
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• 제25권1호
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• pp.37-43
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• 2020

본 논문에서는 유한체상의 SPB(shifted polynomial basis)를 사용한 효율적인 AB² 곱셈 알고리즘을 제안한다. SPB의 특징을 이용하여, AB² 곱셈을 위한 수식을 두 부분으로 분할하였다. 분할된 두 수식은 동시에 실행가능하며, 이를 병렬로 처리하는 알고리즘을 도출하였다. 그리고 제안한 알고리즘을 기반으로 효율적인 세미-시스톨릭(semi-systolic) AB² 곱셈기를 제안한다. 제안한 곱셈기는 기존의 곱셈기에 비해 낮은 공간-시간 복잡도(area-time complexity)를 가진다. 기존의 구조들과 비교하면, 제안한 AB² 곱셈기는 공간-시간 복잡도면에서 Wei, Wang-Guo, Kim-Lee, 및 Choi-Lee의 곱셈기들의 약 94%, 87%, 86%, 및 83% 가량이 감소되었다. 따라서 제안한 곱셈기는 VLSI(very large scale integration) 구현에 적합하며 다양한 응용의 기초적인 구성 요소로 쉽게 적용할 수 있다.

• 한국정보전자통신기술학회논문지
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• 제10권1호
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• pp.46-56
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• 2017

최근 IoT 기술의 확산이 본격화 되면서, 홈/가전/의료등 전 산업 분야에 적용되고 있는데, IoT의 저 사양, 저 전력 소모 특성과 통신 데이터 특성으로 인하여, 기존 암호화 알고리즘의 적용이 용이하지 않으며, 따라서 보안 위협에 대한 우려가 커지고 있다. 이에 대응하여 본 연구에서는, 기존의 고정비트에 대한 XOR연산을 이용한 스트림 암호화 방식에 비하여, 해당 기준 비트에서 상위 방향의 비트 패턴에 따라 불규칙적으로 결정되는 특정한 바이너리 클러스터를 기준으로 암호 키 값에 따라 자리내림, 자리올림 방식을 이용하여, 비트 값에 변화를 주는 일종의 가변 길이 비트 XOR연산 방식을 도입하여 암호화 및 복호화가 진행될 수 있음을 처음으로 제시하였다. 제안 알고리즘의 특징상 암호화 전후의 데이터 크기 변화가 없고, IoT 디바이스/QR코드/RFID/NFC가 빈번히 처리하는 짧은 메시지 데이터에 대해서도 암호화하는 실용성을 확인하였다.

• 사물인터넷융복합논문지
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• 제2권3호
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• pp.43-51
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• 2016

본 논문에서는 IoT 시스템 또는 개인별 문서 파일 관리 과정의 보안성을 향상시키기 위해 개선된 파일 암복호화 시스템인 Crypft+를 개발했다. Crypft+ 시스템은 Python을 이용하여 핵심 보안 모듈을 개발하였으며, PyQt를 사용하여 사용자 인터페이스를 설계 및 구현하였다. 또한 가장 보안성이 뛰어난 AES 기반 대칭키 암호 알고리즘과 SHA-512 기반 해쉬 알고리즘을 이용하여 컴퓨터 시스템 내부에 저장된 중요 파일에 대한 암호화 및 복호화 과정을 수행할 수 있도록 구현하였다. 또한 Cx-Freezes 모듈을 사용하여 구축된 프로그램을 exe 기반 실행 파일로 변환하는 기능을 구현하였으며, 프로그램 사용에 있어 이해를 돕는 설명서를 프로그램 내부에 포함시켜 직접 다운로드 받을 수 있도록 구현하였다.

• 대한전자공학회논문지SD
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• 제44권3호
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• pp.35-42
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• 2007

타원곡선 암호 시스템에서 유한체 연산은 핵심적인 부분을 차지하고 있지만 나눗셈 연산의 경우 연산 과정이 복잡하여 이를 위한 효율적인 알고리즘 및 하드웨어 설계가 필요하다. 본 논문에서는 매우 큰 소수 m을 가지는 $GF(2^m)$상에서 효율적인 면적과 연산시간을 갖는 Radix-4 시스톨릭 나눗셈기를 제안한다. 제안된 유한체 나눗셈기는 유클리드 알고리즘과 표준기저 방식을 사용하였다. 수학적 정리를 통한 효율적인 알고리즘과 Radix-4에 맞는 새로운 카운터 구조를 제안하였고 이를 VLSI 설계에 적합하도록 시스톨릭 구조를 이용하여 설계하였다. 제안된 구조는 기존의 병렬 및 직렬 나눗셈기, Digit-serial 시스톨릭 나눗셈기와 비교해서 효율적인 면적과 연산 시간을 갖는다. 본 연구에서는 $GF(2^{193})$에서 동작하는 유한체 나눗셈기를 설계하였으며, 동부아남 $0.18{\mu}m$ 표준 셀 라이브러리를 사용하여 합성한 결과 최대 동작 주파수는 400MHz이다.

• 한국통신학회논문지
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• 제40권8호
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• pp.1597-1605
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• 2015

패스워드 인증 키 교환 프로토콜(Password Authenticated Key Exchange: PAKE)은 서버와 클라이언트가 서로 인증하고 키를 교환하는 알고리즘이다. 패스워드를 여러 개의 서버에 나누어 저장해서, 모든 서버가 손상되지 않으면 패스워드나 키가 유출되지 않는 알고리즘은 다중 서버 PAKE다. 속성 기반 암호화 방식에서는 암호화 하는 주체가 원하는 속성을 모두 만족하여야 복호화가 가능한 특징이 있다. 본 논문에서는 속성 기반 암호화 방식의 속성 값을 패스워드로 보아, 공개키/개인키를 별도로 생성하지 않고 공개키 기반 암호화가 가능한 다중 서버 PAKE 프로토콜을 제안한다. 제안한 프로토콜은 서버 당 한 번의 메시지 교환이 필요하며 사전(dictionary) 공격에 안전하다. 또한 사전 공격에 대한 위협 모델을 제시하고 보안 분석을 통하여 안전성을 검증하였으며, 사용한 암호 알고리즘의 수행시간 측정을 통해 제안한 프로토콜의 실현가능성(feasibility)을 검토한다.

• 정보보호학회논문지
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• 제26권6호
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• pp.1431-1441
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• 2016

ARX 구조를 가지는 블록암호알고리즘에 마스킹 대응기법을 적용할 경우 연산별 마스킹 방식의 차이로 인하여 방식 간 안전한 변환이 반드시 필요하다. 그러나 마스킹 변환 시 발생되는 많은 연산량으로 인하여 ARX 기반 알고리즘에 마스킹 대응기법을 적용하는 것은 AES와 같이 하나의 마스킹 방식을 적용하는 알고리즘보다 상대적으로 비효율적이라고 알려져 있다. 본 논문에서는 현재까지 제안된 다양한 마스킹 변환 기법을 이용하여 1차 부채널분석에 안전한 LEA를 설계하고 32비트 플랫폼에 구현한다. 이를 바탕으로 대응기법의 예상되는 이론적 연산량과 실제 측정한 연산량간 발생하는 차이점에 대해 구현관점에서 살펴본다. 아울러 T-test를 활용하여 본 논문에서 구현한 대응기법이 실제 안전한지를 실험적으로 검증한다.

• 정보보호학회논문지
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• 제24권6호
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• pp.1103-1116
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• 2014

부채널을 이용한 충돌 쌍 공격은 부채널 신호를 통해 동일한 비밀 중간 값을 확인하고, 이를 이용하여 암호 알고리즘의 비밀정보를 복원한다. CHES 2011에서 Clavier 등은 Blacklist를 활용하여 기존보다 적은 수의 평문으로 충돌 쌍 공격을 수행하였다. 하지만 Blacklist를 활용한 구체적인 방법 또는 수행 알고리즘에 대한 언급이 없고 단지 사용된 평문의 수치만 소개하였다. 따라서 본 논문에서는 효율적인 충돌 쌍 공격을 위한 구체적인 방법을 소개한다. 우선 Blacklist를 활용할 수 있도록 기본적인 개념 및 용어, 표기법을 정의했으며, 이를 바탕으로 여러 가지 기법들을 제안했다. 또한 설계 시 공격 성능에 가장 큰 영향을 주는 사항에 대해 중점적으로 기술하였고, 분석을 통해 좀 더 효율적인 알고리즘을 설계함으로써 성능 향상을 꾀하였다.

• 한국항행학회논문지
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• 제23권2호
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• pp.207-213
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• 2019

최근 IoT 산업에서 보안의 중요성이 증가하고 있으며, IoT (internet of things) 통신 산업에서는 소형의 하드웨어 칩이 필요하다. 이를 위해 본 논문에서는 대표적인 블록 암호 알고리즘인 AES (advanced encryption standard), ARIA (academy, research, institute, agency)와 CLEFIA를 통합한 저면적 암호화 프로세서를 제안한다. 제안하는 암호화 프로세서는 128 비트 기반으로 라운드 키 생성 과정과 암호화 및 복호화 과정을 하나로 공유하였으며, 각각 알고리즘의 구조를 공유 시켜 면적을 축소하였다. 더불어, 경량 IoT 기기를 포함한 대부분의 IoT 기기나 시스템에 적용이 가능하도록 구현하였다. 본 프로세서는 Verilog HDL (hardware description language)로 기술되었고65nm CMOS 공정을 통해 논리 합성하여 11,080개의 논리 게이트로 구현 가능함을 확인하였다. 결과적으로 각 알고리즘 개별 구현 대비 gate 수 총계에서 약42%의 이점을 보인다.

• 정보보호학회논문지
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• 제14권1호
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• pp.113-119
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• 2004

지수승(exponentiation) 연산은 암호 관련 응용에서 널리 사용되고 있으며, 안전성을 위해 지수 n의 값을 크게 선정하여 이용하고 있다. 그런데, n의 값이 커짐에 따라 수행해야 하는 곱셈의 횟수도 따라서 증가하게 되고, 결과적으로 속도가 빠른 연산 알고리즘의 개발이 중요한 문제로 대두되고 있다. 본 논문에서는 정규 기저 표현(normal bases representation)을 갖는 GF(2$^n$) 상의 병렬 지수승 연산에 있어서, 프로세서 수가 고정된 경우에 라운드 수를 개선할 수 있는 알고리즘을 제안하고 이의 성능분석을 수행한다. 제안하는 방안은 지수(exponent)를 특정 비트 수로 나누어 지수승을 수행하는 윈도우 방법(window method)를 이용하는 것으로, 윈도우 값 계산 단계에서 휴지 프로세서들로 하여금 윈도우들 간의 곰을 계산하도록 합으로써, 전체 라운드 수를 줄이는 효과를 갖는다.