• 한국멀티미디어학회논문지
• /
• 제14권6호
• /
• pp.759-765
• /
• 2011

본 논문에서는 소프트웨어로 구현하기 쉽고 안전하면서 빠른 모바일 단말용 고속 스트림 암호 MS64를 제안한다. 제안한 알고리즘은 연산 속도가 빠른 213비트 산술 쉬프트 레지스터 (ASR)을 이용하여 이진 수열을 생성하며, 비선형 변환에서는 워드별 간결한 논리연산으로 64비트 스트림 암호를 출력한다. MS64는 128비트 키를 지원하고 현대 암호 알고리즘이 필요로 하는 안전성을 만족한다. 시뮬레이션 결과 MS64는 32비트 암호인 SSC2에 비교하여 메모리 사용량도 적고 수행 속도도 빨라 고속의 암호처리가 필요한 모바일 단말에 적합하다.

• 대한전자공학회논문지
• /
• 제15권1호
• /
• pp.12-18
• /
• 1978

Roome6)은 주어진 상태표로부터 최눈 k-CC를 구하고 이로 부터 k-SR의 종분할인 요소분할을 구하는 알고리즘을 제시하였다. 본 논문은 단순히 비트의 비교와 처리만으로 기본분할을 구할 수 있고 계산기 프로그램에 용이한 보라 개선된 두 알고리즘을 제시하였다. 기저분할의 쌍이란 개념을 정의하였고 이것을 이용함으로서 주어진 기저분할의 집합이 기저분할의 쌍의 요소만을 갖게되어 알고리즘이 간단화 되었다.

• 정보처리학회논문지C
• /
• 제10C권2호
• /
• pp.233-240
• /
• 2003

본 논문에서는 IMT-2000용 터보코덱의 개선된 아키텍쳐를 제안하였다. 이는 on-the-fly 인터리빙 쉬프트 레지스터를 이용하여 외부 RAM을 사용하지 않는 인터리버에 의한 부호기와 필요한 메모리의 양을 줄이기 위한 복호기로 구성되었다. 제안된 구조는 C/VHDL 언어를 이용하여 시뮬레이션을 수행하여 반복횟수, 인터리버 블록크기, 부호율에 따른 비트오류율 성능이 이전 데이터와 비교적 일치함을 확인하였다.

• 정보처리학회논문지C
• /
• 제8C권1호
• /
• pp.12-15
• /
• 2001

합산 난수 발생기(Summation Generator)는 LFSR의 출력 수열을 정수 합산하여 키 수열을 발생한다. 이와 유사하게 두개의 FCSR의 출력 수열을 상관관계에 안전한 비트별 논리합(bitwise exclusive-oring)을 이용한 이진 난수열 발생기를 제안하고, 출력된 수열의 암호학적 특성을 살펴본다.

• 한국통신학회논문지
• /
• 제31권2C호
• /
• pp.123-129
• /
• 2006

랜덤하게 생성된 LDPC 부호의 경우 부호화기의 복잡도가 크기 때문에 효과적인 부호화를 위하여 구조적인 설계를 필요로 한다. 본 논문에서는 효율적인 부호화기를 위해 기존에 제안된 eIRA 부호에 순환 행렬의 구조를 적용한 부호화기 구조를 제안하였다. 제안된 순환 행렬 구조는 쉬프트 레지스터를 사용하여 부호화기를 구성할 수 있으며, 순환 행렬의 사용으로 인한 성능 저하를 방지하기 위해 치환 행렬 구조에 해당하는 인터리버를 사용하였다. 제안된 부호는 LDPC 부호화기의 복잡도는 낮추면서도 기존의 부호화기의 성능과 유사한 성능을 보인다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1988년도 전기.전자공학 학술대회 논문집
• /
• pp.282-284
• /
• 1988

In this paper, a method for constructing parallel-in, parallel-out multipliers in GF($2^{m}$) is presented. The proposed system is composed of two operational parts by using shift register. One is a multiplicative arithmetical operation part capable of the multiplicative arithmetic and modulo 2 operation to all product terms with the same degree. And the other is an irreducible polynomial operation part to outputs from the multiplicative arithmetical operation part. Since the total hardware is linearly m dependant to an GF($2^{m}$), this system has a reasonable merit when m increases. And also this system is suited for VLSI implementation due to simple, regular, and concurrent properties.

• Progress in Superconductivity
• /
• 제3권1호
• /
• pp.83-86
• /
• 2001

We have fabricated a single flux quantum 4-stage shift register with interface-controlled $Y_1$$Ba_2$$Cu_3$$O_{7-x}$(YBCO) Josephson junction. The YBCO Josephson junctions showed RSJ-like current-voltage(I-V) curves at temperatures 45~80K. We tested load and shift operation of shift register with binary data sequences “1000”, “1010”, “1011”, and “1111” at 58K. For all the binary data sequences, the shift register operated successfully. By operating the circuit with proper current pulses, we observed no errors during at least 12 hours operation for all the data sequences.s.

• 대한전자공학회논문지TC
• /
• 제48권4호
• /
• pp.15-23
• /
• 2011

인터리빙은 채널 상에서 발생하는 연집 오류를 랜덤 오류로 변환하기 위하여 채널 부호화된 정보를 일정한 규칙에 의해 심볼 단위로 분산시킨다. 따라서 수신기에서, 송신 시 사용된 인터리버에 대한 파라미터를 알지 못하는 경우, 미지의 인터리빙된 신호를 디인터리빙 하기가 어렵게 된다. 최근 이러한 미지의 인터리빙된 신호에 대해 인터리버의 파라미터를 추정하여 신호를 복원하는 여러 연구가 진행되어 오고 있다. 이러한 연구들은 주로 블록 인터리버의 파라미터를 추정하는 데 초점을 맞추고 있다. 이 논문에서는 기존 연구들을 발전시켜 길쌈 인터리버에 대하여 쉬프트 레지스터 수, 레지스터 크기 및 부호어 길이 등의 인터리버의 파라미터를 추정하고, 목표 디인터리버를 재구성하여 디인터리빙하는 방법을 제안한다.

• 한국정보처리학회논문지
• /
• 제4권7호
• /
• pp.1900-1906
• /
• 1997

본 논문에서는 FPGA에 회로를 설계할 때, 일괄검사가 가능한 BIST의 효율적인 BILBO(이하 EBILBO)를 설계한다. 제안된 일괄검사 알고리즘은 회로의 복잡도와 규모가 큰 회로에서 하나의 핀(pin)으로 정상속도에서 회로검사가 가능하다. BIST 설계에서, 필요한 검사패턴은 의사 랜덤패턴으로 생성하고, 출력은 다중 입력 쉬프트 레지스터에 의한 병렬 신호분석으로 검사하였다. 제안된 알고리즘은 VHDL로 동작적 기술하므로 검사패턴 생성과 응답분석 및 압축에 대한 모델을 용이하게 변경할 수 있다. FPGA상에 설계된 회로에서, 구현된 BIST의 EBILBO의 면적과 성능은 ISCAS89 벤치마크 회로를 통하여 평가하였다. 600 셀(cell) 이상의 회로에서 EBILBO 면적은 30% 이하로 감소하고, 검사패턴은 500K 정도로 신축성 있게 생성되고, 고장검출률의 범위는 88.3%에서 100%임을 확인하였다. 일괄검사의 BIST를 위한 EBILBO 동작은 정상모드와 병행하여 실시간으로 검사모드를 $s+n+(2^s/2^p-1)$시간 내에 동시에 수행할 수 있다.(CUT의 PI 수;n, 레지스터 수;s, p는 다항식의 차수). 제안된 알고리즘은 VHDL 코딩으로 설계와 검사가 병행될 수 있는 라이브러리로 구축되어 DFT에 광범위하게 응용되어질 수 있다.

• 전자공학회논문지B
• /
• 제33B권1호
• /
• pp.79-86
• /
• 1996

본 논문은 가변길이코드의 encoding/decoding를 위한 간단하고도 메모리 측면에서 효율적인 구조를 제안한다. MPEG1 DCT계수를 encoding/decoding함으로써 구현한 본 구조에서 114개의 DCT계수를 메모리 매핑하는데 최소인 7비트의 어드레스가 할당되도록 하였고, 직렬-병렬 및 병렬-직렬 변환용 쉬프트 레지스터와 code mapping ROM을 결합시킨 구조로써 최소의 플립플롭 및 메모리를 사용하여 구현하였다. 속도측면에선 COMPASS tool(0.8${\mu}m$ CMOS technology standard cells)을 사용해서 시뮬레이션 해본 결과 encoding/decoding의 경우 모두 50Mbps의 동작속도를 얻을 수 있었다.