• 한국항행학회논문지
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• 제22권6호
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• pp.545-550
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• 2018

해양수산부는 2016년 유실어구에 의한 피해를 최소화하기 위해 전자어구실명제 실행계획을 발표하였다. 어구의 과다사용 및 폐어구 저감을 위해 어구의 종류 및 위치, 사용자의 실명을 포함한 정보를 IoT 기반의 통신을 이용하여 어선 및 관제센터에 효율적으로 전송할 수 있는 기술이 필요하다. 그 중 트래커 해양 부이 시스템은 사물 인터넷 기반의 통신 기술 중 하나인 NB-IoT통신을 이용하여 부이의 위치 및 수집된 상태정보를 관제센터에 전송하는 시스템으로써 장시간 해상에 배치되어 운용된다. 본 논문에서는 해양 트래커 부이 시스템을 저 전력으로 운용하기 위한 알고리즘을 제안하고, 제안하는 알고리즘에 따라 설계 제작된 부이 장치의 소비 전류를 측정하고 그 결과를 분석하였다.

• 전기전자학회논문지
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• 제25권2호
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• pp.388-398
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• 2021

본 논문에서는 전기요금 절감용 ESS를 활용한 Particle swarm optimization(PSO) 기반 Peak shaving 제어 방법을 제안한다. 제안한 방식은 실제 부하와 예상되는 부하의 소비를 비교하여 피크 절감을 위해 ESS의 추가 유효전력값을 계산하여 입력을 더한다. 또한 추가로 증가시킨 유효전력을 보상하기 위해, 유효전력을 할당하는 과정을 수행하며 유효전력 할당치가 피크 부하에 영향을 주지 않도록 유효전력 할당 지점에 예상되는 부하의 평균을 최소화하는 최적화 해를 PSO를 통해 찾는다. 제안한 방식의 성능 검증을 위해 실제 부하 데이터와 예측 알고리즘을 반영하여 예측 오차가 적은 경우와 큰 경우의 사례 연구를 수행하였다. 사례 연구 수행 결과 제안한 방식을 전기요금 절감을 위한 충·방전 제어 방식과 같이 수행한 경우 예측 오차가 큰 경우에도 성공적으로 피크 부하 절감을 수행하였으며, 17.8%의 피크 부하 절감 효과와 6.02%의 전기요금 절감 효과를 보였다.

• 한국통신학회논문지
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• 제39B권5호
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• pp.251-259
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• 2014

본 논문은 IEEE 802.15.8 Peer Aware Communications (PAC) common 발견 모드를 위한 초절전 서비스 발견 프로토콜을 제안한다. 전력 소비를 최소화하기 위해서 Basic Repetition Block (BRB)를 정의한다. BRB를 통해서 단말은 동작모드를 선택할 수 있으며 다른 단말들과 동기를 맞출 수 있다. 제안한 MAC 절차는 overhearing기반의 Carrier Sense Multiple Access with Collision Avoidance (CSMA/CA)이다. overhearing을 통해 단말이 요청 신호를 보낸 후 응답신호를 받지 못하더라도 동일 그룹의 단말을 발견할 수 있다. IEEE 802.15.8 PAC 에서는 common 발견모드의 성능을 시뮬레이션 시간동안 발견된 평균 단말 수, 발견 latency, 평균 전력소비에 관해서 제시할 것을 요구하고 있다. 그룹 당 단말의 수와 채널 환경을 고려하여 2가지 시나리오에 대해 시뮬레이션을 수행하고 제안한 기법의 결과를 CSMA/CA와 비교한다. 그 결과 제안한 기법은 단말은 높은 에너지 효율을 얻을 수 있을 뿐 아니라 제한된 영역에 단말의 수가 많을수록 시뮬레이션 시간 동안 발견된 평균 단말의 수가 증가함을 알 수 있다.

• 대한전자공학회논문지SD
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• 제43권5호
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• pp.1-10
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• 2006

본 논문에서는, 1.8V 8-bit 500MSPS CMOS A/D 변환기를 제안한다. 8-bit 해상도, 고속의 샘플링과 입력 주파수, 그리고 저 전력을 구현하기 위하여 Cascaded-Folding Cascaded-Interpolation type으로 설계되었다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 Digital Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위한 Averaging Resistor, SNR을 향상시키기 위한 Distributed Track & Hold를 설계하여 최종적으로 500MSPS의 A/D 변환기 출력 결과를 얻을 수가 있다. 본 연구에서는 1.8V의 공급전압을 가지는 $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 146mW로 Full Flash 변환기에 비해 낮음을 확인할 수 있었다. 실제 제작된 칩은 측정결과 500MSPS에서 SNDR은 약 43.72dB로 측정되었고, Static상태에서 INL과 DNL은 각각 ${\pm}1LSB$ 로 나타났다. 유효 칩 면적은 $1050um{\times}820um$의 면적을 갖는다.

• 정보처리학회논문지A
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• 제11A권2호
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• pp.195-202
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• 2004

본 연구에서 매우 정밀한 샘플링을 필요로 하는 고해상도 비디오 응용면을 위하여 병렬 파이프라인 아날로그 디지털 변환기(ADC)를 설계하였다. 본 ADC의 구조는 4 채널의 10-비트 파이프라인 ADC를 병력 time-interleave로 구성한 구조로서 이 구조에서 채널 당 샘플링 속도의 4배인 200MS/s의 샘플링 속도를 얻을 수 있었다. 변환기에서 핵심이 되는 구성요소는 Sample and Hold 증폭기(SHA), 비교기와 연산증폭기이며 먼저 SHA를 전단에 설치하여 시스템 타이밍 요구를 완화시키고 고속변환과 고속 입력신호의 처리론 가능하게 하였다. ADC 내부 단들의 1-비트 DAC, 비교기 및 2-이득 증폭기는 한 개의 switched 캐패시터 회로로 통합하여 고속동작은 물론 저 전력소비가 가능한 특성을 갖도록 하였다. 본 연구의 연산증폭기는 2단 차동구조에 부저항소자를 사용하여 높은 DC 이득을 갖도록 보강하였다. 본 설계에서 각 단에 D-플립플롭(D-FF)을 사용한 지연회로를 구성하여 변환시 각 비트신호를 정렬시켜 타이밍 오차를 최소화하였다. 된 변환기는 3.3V 공급전압에서 280㎽의 전력소비를 갖고 DNL과 INL은 각각 +0.7/-0.6LSB, +0.9/-0.3LSB이다.

• 한국컴퓨터정보학회논문지
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• 제17권12호
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• pp.31-39
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• 2012

본 논문에서는 수용가의 에너지 절감과 최대수요전력 제어를 위하여 마이크로프로세서를 이용한 자동 전압 조정기(AVR)를 제안한다. 제안한 자동 전압 조정기(HS-AVR : Hybrid Switching Automatic Voltage Regulator)는 토로이달 코어에 1개의 직렬 권선과 분리된 4개의 분로 권선으로 구성되어 있는 단권변압기를 사용한다. 변압기의 전압 조정은 직렬 권선과 분로 권선의 연결 방법에 따라 감압/승압이 가능하다. 스위치는 릴레이와 트라이악을 병행하여 사용한다. 스위치의 조작 시 발생하는 권선의 여자돌입전류를 제어하기 위하여 트라이악을 이용하여 연결 상태를 변경하고, 연결 상태 유지 시에는 릴레이를 이용함으로써 스위치 소비 전력을 최소화 한다. 제어 신호는 여자 돌입 전류를 줄이기 위하여 전압 파형에 동기화 하여 제어되며 이를 위하여 소프트웨어 PLL을 사용한다. 소프트웨어 PLL은 전압 파형의 제로크로스, 전압 최고점 등의 동기화에 사용함으로써 스위치와 시스템을 최소화한다. 기존 전압 조절 스위치나 자동 전압 조정기 구조는 여자 돌입 전류로 인한 스위치 접점 손상을 막기 위하여 최대전류를 수용할 수있는 용량으로 구성함으로써 장치 크기가 매우 커지는 문제점이 있었다. 본 논문은 이런 문제를 해결하여 자동 전압 조정기의 크기를 줄이고 효율을 높이는 방법을 제안하였다.

• 대한전자공학회논문지SD
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• 제43권12호
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• pp.15-22
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• 2006

본 논문에서는 UWB(Ultra Wide Band)통신시스템을 위한 1.8V 8-bit 500MSPS의 D/A 변환기를 제안한다. 전체적인 D/A 변환기의 구조는 높은 선형성과 낮은 글리치 특성을 갖는 상위 6-MSB(Most Significant Bit) 전류원 매트릭스(Current Cell Matrix)와 하위 2-LSB(Least Significant Bit) 전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계하였다. 또한 동일한 지연시간을 갖는 Thermometer Decoder와 고속 동작에서 전력을 최소화하기 위한 저 전력 스위칭 디코더(Current Switching Decoder Cell)를 제안함으로서 D/A 변환기의 고속 동작에서 성능을 향상시켰다 설계된 DAC는 1.8V의 공급전압을 가지는 TSMC $0.18{\mu}m$ 1-poly 6-metal N-well CMOS 공정으로 제작되었으며, 제작된 D/A 변환기의 측정결과, 매우 우수한 동적성능을 확인하였다. 500MHz 샘플링 클럭 주파수와 50MHz의 출력신호에서 SFDR은 약 49dB, INL과 DNL은 각각 0.9LSB, 0.3LSB 이하로 나타났으며, 이 때의 전력소비는 약 20mW로 기존의 8-bit D/A변환기에 비해 매우 낮음을 확인 할 수 있었다 D/A 변환기의 유효 칩 면적은 $0.63mm^2(900um{\times}700um)$이다.

• 감성과학
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• 제21권2호
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• pp.137-144
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• 2018

본 연구에서는 가변 통기성 스마트 의류의 제작을 위해 필요한 형상기억합금 액추에이터의 작동 조건을 파악하였다. 의복의 개방, 폐쇄와 같은 양방향 작동 시 형태 변형 시에만 전력을 소모하는 저전력 소모 액추에이터 개발을 위해 복수 채널의 일방향 형상기억합금을 이용하여 스위치로 작동되는 액추에이터를 설계하였으며 가장 효율적으로 작동할 수 있는 와이어의 직경과 전압인가 단위시간을 도출하였다. 선행연구 결과 도출된 양방향 작동이 가능한 일방향 형상기억합금의 직경 범위 내에서 Arduino 스위치를 제작하여 3.7V 전압인가 시 변화량을 분석한 결과 $0.4{\Phi}$의 액추에이터가 가장 적합한 것으로 나타났다. $0.4{\Phi}$ 형상기억합금와이어를 사용한 양방향작동 액추에이터의 개방, 폐쇄에 필요한 최적전압인가 시간을 도출하기 위해 액추에이터의 최대개방, 최소폐쇄 도달 전압인가 시간으로부터 50ms씩 감소, 증가 시키며 냉각 후 액추에이터의 내경을 비교하는 방식으로 측정한 결과 개방 동작에 필요한 최적 전압인가 단위시간은 4,100ms로 나타났다. 각 채널간의 발열에 의한 간섭을 최소화하기 위한 양방향간 작동 시 필요 딜레이 분석을 위해 상온에서 형상기억합금에 최적 전압입가 시간인 4.1초 동안 전원을 공급하고 가열 후 냉각까지의 과정을 열화상카메라로 촬영하여 형상기억합금 와이의 온도가 냉각시의 상변태온 이하로 하강하는 시점을 파악한 결과, 액추에이터의 양방향간 작동 딜레이는 1.8초 이상이 확보되어야 함을 파악할 수 있었다.

• 한국인터넷방송통신학회논문지
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• 제18권1호
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• pp.47-58
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• 2018

이기종 셀룰러 네트워크 (HCN)는 미래 5 세대 (5 세대) 무선 네트워크의 핵심 기술로서 가장 중요하다. 고려된 이기종 네트워크는 펨토셀 기지국 (BS)으로 중첩 된 임의로 매크로 셀 기지국 (MBS)으로 구성된다. 확률 적 기하학은 무선 ad hoc, 센서 네트워크 및 다중 계층 셀룰러 네트워크와 같은 무작위 토폴로지를 사용하여 네트워크를 모델링, 분석 및 설계하는 매우 강력한 도구이다. HCN은 미래의 5G 무선 네트워크를위한 기술 중 하나에 중점을 두어 다른 네트워크에 속한 다양한 BS를 배치함으로써 에너지 효율적으로 설계 될 수 있다. 본 논문에서는 능동 / 슬립 모드를 도입하여 셀룰러 네트워크의 BS가 효율적으로 전력을 소비 할 수 있도록 해주는 시스템을 끄고 켜는 방법을 제안한다. 이 모드는 MBS 및 FBS의 간섭 및 전력 소모를 개별적으로 줄일 수있다. 잘 셀룰러 네트워크의 에너지 효율성을 향상시킬 수 있다. 펨토 기지국 BS 밀도에 따라 Karush Kuhn Tucker (KKT) 조건을 해결할 수있는 처리량 정지 제약 조건 하에서 에너지 효율을 최대화하기위한 최적화 문제뿐만 아니라 MBS 및 FBS에 대한 전력 소모 최소화를 공식화한다. 우리는 또한 커버리지 홀을 피하기 위해 코디네이트 된 멀티 포인트 (CoMP)가 있거나없는 HCN 시나리오에서 커버리지 확률과 에너지 효율의 식을 제안하고 기종 알고리즘과 비교한다.

• 한국인터넷방송통신학회논문지
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• 제20권5호
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• pp.71-77
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• 2020

최근 추적 레이더는 다양한 환경에서 여러 가지 제약을 받지 않고 운용이 가능한 소형 추적 레이더 개발의 필요성을 확인하였다. 또한 소형 추적 레이더의 성능은 기존 추적 레이더와 동등 이상을 요구한다. 이런 소형 추적 레이더는 기존 추적 레이더의 소형화와 저전력화를 통해 구현할 수 있다. 본 논문에서는 소형 추적 레이더를 위한 신호처리기의 역할과 기능을 정의하고, 소형 추적 레이더를 위한 신호처리기를 구현하기 위해 필요한 디바이스 사용의 최소화를 통한 소형화와 소비 전력의 효율을 높이기 위한 방안을 제안하였다. 소형화에 대한 방안으로 상용 DDC, 통신 controller등의 디바이스 기능을 FPGA에 구현하여 소형 추적 레이더를 위한 신호처리기를 설계하였다. 또한 효율이 좋은 Switching regulator를 사용한 전원부의 설계로 저전력 신호처리기를 설계하였다. 마지막으로 구현한 소형 추적 레이더를 위한 신호처리기의 성능시험과 소형 추적 레이더에 신호처리기를 적용한 도플러 추적 시험, 거리 추적 시험으로 신호처리기를 검증하였다.