• Journal of IKEEE
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• v.12 no.4
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• pp.211-216
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• 2008

This paper proposes an 8${\times}$8 bit parallel multiplier using MOS current-mode logic (MCML) circuit for low power consumption. The proposed circuit has a structure of low-power MOS current-mode logic circuit with sleep-transistor to reduce the leakage current. The sleep-transistor is used to PMOS transistor to minimize the leakage current. Comparing with the conventional MOS current-model logic circuit, the circuit achieves the reduction of the power consumption in sleep mode by 1/50. The designed multiplier is achieved to reduce the power consumption by 10.5% and the power-delay-product by 11.6% compared with the conventional MOS current-model logic circuit. This circuit is designed with Samsung 0.35 ${\mu}m$ standard CMOS process. The validity and effectiveness are verified through the HSPICE simulation.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.31 no.6C
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• pp.603-613
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• 2006

Low-power design is one of the most important challenges encountered in maximizing battery life in portable devices as well as saving energy during system operation. In this paper we propose a low-power DCT (Discrete Cosine Transform) architecture using a modified Computation Sharing Multiplication (CSHM). The overall rate of Power consumption is reduced during DCT: the proposed architecture does not perform arithmetic operations on unnecessary bits during the Computation Sharing Multiplication calculations. Experimental results show that it is possible to reduce power dissipation up to about $7\sim8%$ without compromising the final DCT results. The proposed low-power DCT architecture can be applied to consumer electronics as well as portable multimedia systems requiring high throughput and low-power.

• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.261-266
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• 2007

내장형 시스템에 보다 강력한 성능이 요구됨에 따라 내장형 마이크로 프로세서는 보다 깊은 파이프라인을 채택하고 있다. 따라서, 내장형 마이크로 프로세서는 보다 정확한 분기 예측기를 필요로 하고 있다. 이러한 상황에서 분기 예특기의 구조, 성능 및 전력 소모와 전체 시스템의 전력 소모 사이의 trade-off를 분석하는 것은 매우 중요하다. 내장형 환경에서 시스템의 전력 소모는 설계 시 매우 중요하게 고려되어야 한다. 특히 내장형 시스템의 요구사항은 동작할 응용 프로그램에 의하여 규정되고, 전력 소모도 응용프로그램의 구조와 강하게 연관되어 있다. 본 논문의 목표는 내장형 환경에서 성능-전력 공간에서 분기 예측기를 분석하는 기법을 제시하는 것에 있다. 이를 통하여, 분기 예측기 테이블의 성능-전력을 고려한 최적화된 크기를 찾을 수 있다. 이러한 목표는 수학적 모델링을 통한 정량적 예측의 수행 및 시뮬레이션 결과와의 비교를 통한 수학적 모델링의 검증의 과정을 통하여 이루어진다. 결과는 우리의 수학적 모델이 성능-전력 공간에서 분기 예측기 테이블의 최적화된 크기 결정의 해법을 제공하고 있음을 보여주고 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2005.07a
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• pp.721-723
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• 2005

상위 단계 합성에서의 자원 공유 (또는 바인딩)는 최종회로 결과의 질에 심각한 영향을 미치는 중요한 작업들 가운데 하나이다. 기존의 자원 공유 기법의 목적은 주어진 자원 제약 조건하에서 회로의 지연 시간을 최소화하거나, 주어진 지연시간 조건하에서 하드웨어의 복잡도 (예: 회로 면적)를 최소화하는 것이다. 본 논문에서는, 자원 공유 문제를 회로에서 소모되는 전력 소모를 줄이는 각도에서 보고 있다. 구체적으로, 전압 배정 작업을 자원 공유 문제와 결합하여, 두 개의 작업을 통합된 방식으로 해결함으로서 회로 결과에서의 소모되는 전력 소모량을 충분히 그리고 효과적으로 줄이는데 목표를 두고 있다. 벤치마크를 사용한 실험에서 우리는 제안한 방법을 사용하면, 기존의 순차적인 자원 공유와 전압 배정 적용 방식보다 $0.7\%-16\%$ 더 적은 전력 소모를 가짐을 알 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2012.05a
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• pp.690-692
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• 2012

This pape presents the efficient test data compression method considering test power dissipation in scan test of IP core. There are many researches about test data compression using scan slice selective encoding except power dissipation. We present the new algorithm that assigns the don't care value to be a minimal hamming distance between adjacent slices. Experimental results show that the power dissipation is reduced.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.10a
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• pp.892-895
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• 2011

Power consumption during testing System-On-Chip (SOC) are becoming increasingly important as the IP core increases in SOC. We present a new algorithm to reduce the scan-in power using the modified scan latch reordering and clock gating. We apply scan latch reordering technique for minimizing the hamming distance in scan vectors. Also, during scan latch reordering, the don't care inputs in scan vectors are assigned for low power. Also, we apply the clock gated scan cells. Experimental results for ISCAS 89 benchmark circuits show that reduced low power scan testing can be achieved in all cases.

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.3178-3180
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• 1999

초음파 진단기의 신호처리에 필요한 8-b 해상도와 40MS/s 이상의 변환속도를 갖는 ADC를 Folding and Interpolating 형태로 설계했다. 전력소모와 입력단의 오프셋에 의한 영향을 줄이기 위해 프리엠프의 출력을 Interpolation하여 그 개수를 절반으로 줄임으로써 전력소모를 줄였고, 기존의 전압모드 Interpolation 회로에서의 단순한 source follower를 정궤환을 이용한 버퍼의 형태로 바꾸어 이득을 개선시킴으로써 전압의 이용율을 높일 수 있었다. ADC에서 가장 중요한 비교기를 설계함에 있어서는 다이나믹 전력 소모만 있는 구조에 킥-백 노이즈를 줄이기 위한 설계를 했다 $0.6{\mu}m$ CMOS 공정을 이용해 설계되었고, Layout 결과 칩의 면적은 $1.3mm{\times}1.3mm$. 모의 실험결과 40MS/s에서 70mw의 전력을 소모하였다.

• Proceedings of the Korea Information Processing Society Conference
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• 2014.11a
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• pp.211-214
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• 2014

센서네트워크에서 가장 큰 화두 중의 하나는 무선 배터리를 사용하는 전력소모문제이다. 배터리 전력소모문제를 해결하기위해 많은 노력을 하고 있다. 본 논문은 Polling 방법보다 배터리 전력소모가 적은 인터럽트 기반의 방법을 선택하여 구현하고, 구현한 알고리즘을 소개한다. 본 논문에서는 소개한 알고리즘은 Sleep상태의 게이트웨이가 데이터를 송수신할 때만 Awake상태로 바뀌어서 배터리 전력소모를 줄이고, 인터럽트 루틴을 통하여 센서노드와 게이트웨이, 게이트웨이와 서버간의 양방향 통신을 제공한다.

• Proceedings of the Korea Information Processing Society Conference
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• 2007.05a
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• pp.1264-1267
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• 2007

무선 환경에서 모바일 기기의 전력소모를 줄이는 것은 매우 중요하다. 특히 VOD 서비스 시 지속적으로 WNIC를 사용하여 전력소모가 많은 것은 VOD 서비스에 큰 제약 조건이 되고 있다. 따라서 제안된 PSBC (Patching Scheme based Bursty Communication) 기법은 VOD 서비스 중 모바일 기기의 전력 소모량을 줄이고, 네트워크가 혼잡상태로 빠질 확률을 줄이기 위해 제안 되었다. 서버의 전송량을 줄이기 위해 패칭 기법을 이용하고, 클라이언트의 전력소모를 줄이기 위해 Bursty communication 기법을 활용하게 된다. 제안된 PSBC 기법은 일반적인 VOD 서비스에 비해 50~80%정도 증가된 sleep-mode로 동작함을 성능분석에서 보인다.

• Proceedings of the Korean Information Science Society Conference
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• 2011.06b
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• pp.427-429
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• 2011

임베디드 시스템의 성능이 향상됨에 따라, 이러한 시스템에서의 소모전력을 줄이기위해 다양한 분야에서 연구되어왔다. 그 중에서도, DVS는 마이크로 프로세서의 소모전력을 줄이기 위한 가장 효율적인 기술 중 하나이다. 하지만 DVS는 하드웨어 특성상 오버헤드가 존재하며, 대부분의 연구에서는 이러한 오버헤드를 고려하지 않고 진행되었다. 본 연구는 시스템의 워크로드를 요구 주파수 관점에서 해석하여 매 단위 시간마다 요구 주파수 간의 관계를 확률 모델을 적용하여 해석하고자 했다.