• The Journal of the Korea institute of electronic communication sciences
• /
• v.8 no.11
• /
• pp.1641-1646
• /
• 2013

Control voltage for baseband channel selection filter to select one of communication channels can be easily fluctuated according to external noise or variation of fabrication. In this paper, we design a voltage regulator with small chip area to keep control voltage constantly using current comparative method. Cut-off frequency of channel selection filter is automatically controlled by detecting current flow using the proposed voltage regulator.

• 전기산업
• /
• v.7 no.3
• /
• pp.12-28
• /
• 1996

• Proceedings of the Optical Society of Korea Conference
• /
• 1990.02a
• /
• pp.13-16
• /
• 1990

코로나 예비전리를 이용한 KrF 레이저의 장펄스화를 위해 동축형 4단 펄스정형회로 (PFN)를 구성해서 용량이행형의 회로에 인덕턴스가 부가된 방식의 전류, 전압을 비교하여 PFN을 동축형으로 제작함으로 인한 Stray Capacitance (Cs)의 존재로 인해 좋은 효율의 장펄스화를 이루어짐을 밝혔다. 구성된 PFN을 절연유에 넣어 충전전압 15kV, N2 55Torr에서 330ns 펄스폭의 전류파형을 측정했다.

• Proceedings of the Korea Contents Association Conference
• /
• 2017.05a
• /
• pp.35-36
• /
• 2017

단백질의 구조가 무질서한 것을 예측하는 문제는 단백질 시퀀스 구조의 비교 시간을 단축할 수 있으며 단백질 구조 분석 영역을 표시할 수 있기 때문에 중요하게 다루어진다. 이 논문에서는 단백질의 무질서한 구조 예측을 신경회로망을 이용하여 해결하고자 하였으며, 시뮬레이션 결과 일반적인 신경회로망 보다 심층신경회로망이 더 좋은 성능을 보임을 확인하였다.

• The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
• /
• v.4 no.4
• /
• pp.52-60
• /
• 1990

회수되는 에너지가 적거나 제동이 빈번하지 않은 시스템에서는 동적 제동이 적합하다. 본 논문에서는 제어 가능한 스위치를 하나만 사용한 여러회로중 전류의 연속성, 회로의 간단성, 정격보다 큰 전압에서의 스위치 전압 등을 비교 분석하여 간단하면서도 효율적인 회로를 선택 제안하였다. 실험을 통해 제안된 회로가 만족할만한 결과를 보였다.

• The Journal of Korean Institute of Communications and Information Sciences
• /
• v.25 no.11B
• /
• pp.1895-1902
• /
• 2000

이 논문에서는 AD 변화기의 앞에 설치되는 샘플-앤드-홀드 회로의 비선형성을 보상하기 위해 신경 회로망 기법과 볼테라 급수 모델을 직접적으로 적용하는 기법을 제안한다. 제안하는 기법들의 성능을 비교하기 위해, 볼테라 급수 모델에 기반을 둔 전통적인 p차 역산 방식의 결과와 비교 검토한다. 비교 검토를 위해서는 모노-톤과 투-톤 신호를 사용하여 출력의 고조파 및 혼변조 레벨을 살펴보았다. p차 역산 방식이 역 시스템을 구하는 것이라면 제안하는 기법들은 최적화 기법에 바탕을 두고 있다고 할 수 있다. 결과를 보면 어떤 한 방식이 다른 방식보다 성능이 월등하다고 할 수 없는데, 그 이유는 각 방식마다 나름대로의 장단점을 갖고 있기 때문이다. 보상 방식의 선택은 신호의 통계적 성질, 신호 레벨, 비선형성의 정도 등을 고려해야 한다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2001.10a
• /
• pp.586-588
• /
• 2001

회로분할 기법은 VLSI 설계뿐만 아니라 많은 분야에서 응용될 수 있어 오랫동안 연구가 행해졌다. 대부분의 회로분할 휴리스틱에서 Fiduccia-Mattheyses(FM) 방법을 핵심 기술로 사용하고 있다. 회로 분할 문제는 또한 다른 컴비네토리얼 문제에서처럼 해 공간에서 최적해를 찾는 문제로 볼 수 있는데. GWW(Go With the Winners) 방법은 해 공간을 검색하는 성공적인 패러다임 중의 하나이다. 본 논문에서는 “GWW” 패러다임을 FM 방법에 접목시켜 회로를 분할하기 위한 휴리스틱을 제안한다. MCNC 벤치마크 회로를 이용하여 전형적인 FM 방법에 의한 결과와 “GWW”패러다임을 접목하여 얻은 결과를 비교하였다. 실험결과는 매우 고무적이다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.14 no.8
• /
• pp.1877-1886
• /
• 2010

In this paper, we design a redundancy control circuit for 1T-SRAM repair using electrical fuse programming. We propose a dual port eFuse cell to provide high program power to the eFuse and to reduce the read current of the cell by using an external program supply voltage when the supply power is low. The proposed dual port eFuse cell is designed to store its programmed datum into a D-latch automatically in the power-on read mode. The layout area of an address comparison circuit which compares a memory repair address with a memory access address is reduced approximately 19% by using dynamic pseudo NMOS logic instead of CMOS logic. Also, the layout size of the designed redundancy control circuit for 1T-SRAM repair using electrical fuse programming with Dongbu HiTek's $0.11{\mu}m$ mixed signal process is $249.02 {\times}225.04{\mu}m^{2}$.

• Proceedings of the KIEE Conference
• /
• 1983.07a
• /
• pp.234-236
• /
• 1983

본 논문은 펄스형 순차회로(pulse mode sequential circuit)를 설계하는데 필요한 여러가지 복잡한 단계의 간소화를 목적으로 한, 컴퓨터를 이용한 회로 설계법을 제안하고자 한다. 여기서 제안된 방법에 의하면 여러 종류의 플립-플롭 (flip-flop)에 대한 회로의 설계를 반복 시행하고, 또 다출력 함수 최소화(multiple output function minimization) 방법을 적용함으로 해서 거의 적소에 가까운 비용으로 원하는 회로를 설계할 수 있다. 제안된 회로 설계법의 프로그램은 포트란(FORTRAN)으로 작성되었으며, 이에 의한 실에의 예와 그 결과를 종래 방법에 의한 것과 비교, 분석했다.

• Journal of the Korea Institute of Information and Communication Engineering
• /
• v.16 no.7
• /
• pp.1455-1462
• /
• 2012

In this paper, a BCD process based high-reliability 24-bit dual-port eFuse OTP Memory for PMICs is designed. We propose a comparison circuit at program-verify-read mode to test that the program datum is correct by using a dynamic pseudo NMOS logic circuit. The comparison result of the program datum with its read datum is outputted to PFb (pass fail bar) pin. Thus, the normal operation of the designed OTP memory can be verified easily by checking the PFb pin. Also we propose a sensing margin test circuit with a variable pull-up load out of consideration for resistance variations of programmed eFuse at program-verify-read mode. We design a 24-bit eFuse OTP memory which uses Magnachip's $0.35{\mu}m$ BCD process, and the layout size is $289.9{\mu}m{\times}163.65{\mu}m$ ($=0.0475mm^2$).