• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2004년도 추계학술대회
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• pp.131-133
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 $59.6\%$를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모도 곱셈기 구조와 비교하여 $59.6\%$를 감소시킬 수 있음을 보였다. 따라서 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 전자공학회논문지SC
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• 제46권1호
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• pp.76-81
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• 2009

본 논문에서는 새로운 방법의 채널 시간 공유 Subranging ADC를 제안한다. 기존 Subranging ADC의 경우, 상위 비교기 블록과 하위 비교기 블록이 각각 존재 하여 면적과 파워소비가 단점을 지니고 있다. 제안하는 Subrangin ADC는 기존 Subranging ADC와 비슷하나 가장 큰 특징은 하위 ADC의 비교기가 존재하지 않는다. 하위 ADC의 비교기가 존재하지 않는 대신에 Control Switch(CS)를 사용하여 상위 ADC의 비교기를 시간차이를 두고 공유하는 형식을 보여주고 있다. 제안하는 ADC는 하위단의 비교기 블록을 제거하고 상위단의 비교기 블록과 공유하므로 기존 Subranging ADC보다 컴페레이터 숫자를 반으로 줄이며 따라서 칩 전체 면적을 40% 가량 줄인다. 동작 특성을 확인하기 위하여 $0.18{\mu}m$ 1P6M Technology 이용하여 제안된 방법으로 8bit ADC를 설계하였다. 시뮬레이션 결과, 전원전압 1.8V에서 8bit 80MS/s 특성 그리고 10mW의 낮은 전력 소모의 특성을 나타내었다.

• 정보처리학회논문지A
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• 제10A권4호
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• pp.347-356
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• 2003

DCT 알고리즘은 내적을 효율적으로 처리할 수 있는 하드웨어 구조가 필수적이다. 내적 연산을 위한 기존의 방법들은 하드웨어 복잡도가 높기 때문에, 이론 줄이기 위한 방법으로 연산 공유 승산기가 제안되었다. 하지만 기존의 연산 공유 승산기는 전처리기 및 선택기의 비효율적 구조로 인한 성능저하의 문제점을 가지고 있다. 본 논문에서는 새로운 연산 공유 승산기를 제안하고 이를 1차원 DCT 프로세서에 적용하여 구현하였다. 연산 공유 승산기의 구조 및 논리 합성 비교 시 새로운 승산기는 기존에 비해 효율적인 하드웨어 구성이 가능함을 확인하였고, 1차원 DCT 프로세서 설계 시 기존 구현 방식들에 비해 우수한 성능을 나타내었다.

• 대한전자공학회논문지SP
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• 제41권5호
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• pp.283-290
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• 2004

이 논문에서는 MPEG audio 알고리즘의 필터뱅크를 덧셈을 사용하여 저전력으로 구현할 수 있는 구조를 제안하였다. 제안된 구조는 CSD(Canonic Signed Digit) 형의 계수를 사용하며, 입력신호 샘플을 최대로 공유함으로서 사용되는 덧셈기의 수를 최소화하였다. 제안된 구조는 알고리즘에서 사용된 공통입력 공유, 선형위상 대칭 필터계수를 이용한 공유, 공통입력을 이용한 블록 공유, CSD 형의 계수와 공통패턴 공유를 통하여 사용되는 덧셈의 수를 최소화할 수 있음을 보였다. Verilog-HDL 코딩을 통하여 시뮬레이션을 수행한 결과, 제안된 구조는 기존의 곱셈기 구조의 구현면적과 비교하여 60.3%를 감소시킬 수 있음을 보였다. 또한 제안된 구조의 전력소모는 곱셈기 구조와 비교하여 93.9%를 감소시킬 수 있음을 보였다. 따라서 고속의 곱셈기가 내장된 DSP 프로세서를 사용하지 않고도, Arithmetic Unit나 마이크로 프로세서를 사용하여 효과적으로 MPEG audio 필터뱅크를 구현할 수 있음을 보였다.

• 정보와 통신
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• 제33권3호
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• pp.87-93
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• 2016

무선공유기에 대한 공격은 오픈 소스(Open Source) 소프트웨어 도구(Software Tool)가 널리 공개되어 실행하기 수월해진 반면, 이러한 보안 위협에 대한 탐지 및 대응 기술은 알려진 바가 적다. 본고에서는 무선공유기에 대한 보안 공격의 유형과 그에 대한 무선네트워크의 취약성을 알아봄으로써 무선 침입 탐지시스템의 필요성을 살펴보고, 소규모 네트워크에는 적합하지 않은 상용 무선침입방지시스템의 대안으로 오픈 소스 소프트웨어 도구를 제시하였다. 모의 침투를 통해 오픈 소스 소프트웨어 도구의 성능을 분석하고 상용도구와 비교함으로써 추후의 개발 방향과 가능성을 제시하였다.

• 한국항공우주학회지
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• 제48권3호
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• pp.167-174
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• 2020

내부에 공유피드백 유로를 갖는 공유형 초음속 유체진동기에서 나타나는 유동특성에 관한 연구가 수행되었다. 비정상 전산유체역학적 해석이 수행되었고 수치해석 결과는 동일한 운용조건에서 수행된 실험결과와 비교 검증되었다. 수치해석 결과, 공유피드백 유로가 해당 유체진동기의 진동 메커니즘에 큰 영향을 주어 진동기 출구 각 제트유동의 동조화에 큰 역할을 하고 있음이 확인되었다. 공유형 유체진동기는 동일 형상의 단일형 유체진동기와 비교하여 진동수가 증가하나 압력손실 또한 커짐이 확인되었다.

• 한국산학기술학회:학술대회논문집
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• 한국산학기술학회 2009년도 춘계학술발표논문집
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• pp.255-258
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• 2009

최근 EDA 툴의 기술적인 향상과 반도체 공정의 발달로 IC 설계자들은 RISC 프로세서, DSP 프로세서, 메모리 등 많은 IP가 하나로 집적되는 SoC구조가 가능해졌다. 하지만 기존에 사용되는 대부분의 SoC는 공유버스 구조를 가지고 있어, 병목현상이 발생하는 문제점을 가진다. 이러한 문제점은 SoC 내부의 IP들이 많을수록 SoC 플랫폼의 전체 성능이 저하되어, CPU 자체의 속도보다는 효율적인 통신에 의해 성능이 좌우된다. 본 논문에서는 공유버스의 단점인 병목현상을 줄이고 성능을 향상시키기 위하여 크로스바 스위치버스 구조를 제안한다. OpenRISC 프로세서, VGA/LCD 제어기, AC97 제어기, 디버그 인터페이스, 메모리 인터페이스로 구성되는 SoC 플랫폼의 WISHBONE 온칩 공유버스 구조와 크로스바 스위치 버스 구조의 성능을 비교한 결과, 기존의 공유버스보다 26.58%의 성능이 향상됨을 확인하였다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.711-714
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• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 정보처리학회논문지A
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• 제8A권4호
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• pp.419-428
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• 2001

집적회로 기술의 발달은 처리기의 속도를 계속적으로 증가시켜 왔다. 처리기 응용분야의 주요한 도전은 공유 메모리 다중 처리기 시스템에서 고성능 처리기들을 효과적으로 사용하고자 하는 것이다. 우리는 상호 연결망 문제가 소규모의 공유 메모리 다중처리기 시스템에서 조차 완전히 해결되었다고 생각하지 않는다. 그 이유는 공유버스의 속도는 새로운 강력한 처리기들의 대역폭 요구를 수용할 수 없기 때문이다. 지난 수년간 점대점 단방향 연결은 매우 가능성 있는 상호 연결망 기술로서 대두되었다. 단일 슬롯링은 점대점 상호 연결망의 가장 간단한 형태이다. 단일 슬롯링 구조의 단점은 링에서 처리기의 수가 증가함에 따라 메모리 접근지연 시간이 선형적으로 증가한다는 것이다. 이런 이유로 우리는 캐쉬 기반의 다중처리기 시스템에서 단일 슬롯링을 대체할 수 있는 이중 슬롯링 구조를 제안한다. 또한 본 논문에서 새로운 스누핑 프로토콜을 사용하는 이중 슬롯링 구조를 분석하고 분석적모델과 모의 실험을 통하여 기존의 단일 슬롯링과 성능을 비교한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2005년도 춘계학술발표대회
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• pp.1765-1768
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• 2005

Binary-search 알고리즘을 이용한 새로운 6-bit 300MS/s ADC 를 제안 하였다. 본 연구에서 제안된 ADC 는 저전력, 고속동작, 저해상도의 응용분야에 적합하도록 설계 되었다. 11 개의 rail-to-rail 비교기와 기준전압 발생기, 그리고 기준전압 제어회로로 구성 되었으며, 이는 기존의 구조와는 다른 전혀 새로운 형태로 제안된 것이다. 전력소모를 줄이기 위해 비교기 공유기술을 사용하였다. 또한 ADC 의 sub-block 인 rail-to-rail 비교기는 인버터 logic threshold 전압 값을 이용한 새로운 형태의 비교기를 제안하였다. 비교기는 인버터와 n-type preamp, p-type preamp 그리고 각각에 연결되는 latch 로 구성되었다. 기존의 rail-to-rail comparator 에 비해 입력 범위 전체 영역에서 일정한 gm 값을 얻을 수 있다. 실험결과 2.5V 공급전압에서, 17mW 의 전력 소모를 보이며, 최대 304MS/s 의 데이터 변환율을 가진다. INL 과 DNL 은 입력신호가 2.38Mhz 의 주파수를 가지는 삼각파일 때, 각각 ${\pm}0.54LSB$, ${\pm}1LSB$ 보다 작다. TSMC 0.25u 공정을 이용하였다.