• 한국전자파학회논문지
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• 제20권9호
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• pp.967-973
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• 2009

본 논문에서는 두 개의 위상 동기 루프를 구성하여 이중으로 위상 고정시킨 band 위성통신용 국부 발진기를 설계하고 위상 잡음을 분석하였다. 설계된 위상 동기 발진기는 직렬귀환 유전체 공진발진기, 주파수 분주기, 위상검출기, 루프 필터 및 PLL-IC로 구성되어 있으며, 12.6 GHz의 발진 주파수를 2분주시켜 6.3 GHz에서 15.32 dBm의 출력값을 보였다. 제작한 발진기의 위상 잡음은 -81 dBc/Hz@100 Hz, -100.86 dBc/Hz@1 kHz, -111.12 dBc/Hz@10 kHz, -116 dBc/Hz@100 kHz 및 -140.49 dBc/Hz@1 MHz으로 매우 안정되며 우수한 특성을 보였다.

• 대한전자공학회논문지SD
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• 제48권4호
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• pp.32-38
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• 2011

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 0.18${\mu}m$ 실리콘 CMOS 기술을 이용하여 제작하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 및 광대역 튜닝 범위를 동시에 확보하였다. 설계된 칩의 크기는 $1.1{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0{\times}0.4mm^2$이다. 주파수합성기를 제작한 다음 측을 통하여 분석해 본 결과 발진 범위 및 주파수 특성이 양호하게 나타났다.

• 대한전자공학회논문지TC
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• 제40권7호
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• pp.273-281
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• 2003

본 논문에서는 AIS(Automatic Identification System)를 위한 새로운 시각 동기 방안을 제안한다. 제안방안은 TCXO(Temperature Compensated Crystal Oscillator)를 기준 클록으로 사용하고, 디지털 제어 발진기(DCO : Digitally Controlled Oscillator), 분주기, 위상 비교기, 그리고 레지스터블록으로 시각 동기를 유지하도록 구성되어 있다. 주 시각 동기원으로는 UTC(Universal Time Coordinated)와 동기된 GPS(Global Positioning System) 수신기의 IPPS(1 Pulse Per Second)를 사용하며 GPS 신호 수신이 불가능할 경우에는 수신 AIS 신호를 사용한다. 전송 클록과 GPS 수신기 IPPS 사이의 시각 오차를 측정하고, DCO를 조정해 측정한 시각 오차를 보상함으로써 전송 클록을 UTC(Universal Time Coordinated)에 동기시킨다. 동기된 전송 클록(960㎐)은 전송 슬롯 발생을 위해서 분주된다. 본 논문에서는 제안한 시각 동기 방안을 시험 제작한 자동 식별 장치와 상용 자동 식별 장치의 연동을 통하여 검증하였고, 실험 결과는 AIS 기술 표준(ITU-R M.1371-1)에서 제시한 시작 동기 사양을 만족함을 확인하였다.

• 대한전자공학회논문지SD
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• 제46권5호
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• pp.49-54
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• 2009

USN 센서노드 무선통신부에 내장하기 위한 1.9GHz RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 구현하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma }-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 캡 뱅크를 적용하여 고속 저전력 및 넓은 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.2{\times}0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.1{\times}0.4mm^2$이다. 측정 결과 PLL 회로의 잡음 면에서도 문제가 될 만한 특정 스퍼는 발생하지 않았으며, 6MHz 기본 스퍼에 해당하는 잡음은 -63.06dB로 나타났다. 위상잡음 특성은 1MHz 오프셋에서 -116.17dBc/Hz로서 양호한 특성을 보였다.

• 전자공학회논문지CI
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• 제45권6호
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• pp.87-93
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• 2008

IEEE802.15.4 체계의 USN 센서노드 무선통신부에 내장하기 위한 5.0GHz 광대역 RF 주파수 합성기를 $0.18{\mu}m$ 실리콘 CMOS 기술을 이용하여 설계하였다. 고속 저잡음 특성을 얻기 위하여 VCO, 프리스케일러, 1/N 분주기, ${\Sigma}-{\Delta}$ 모듈레이터 분수형 분주기, PLL 공통 회로 등의 설계 최적화에 중점을 두고 설계하였으며, 특히 VCO는 N-P MOS 코어 구조 및 12단 캡 뱅크를 적용하여 고속 저전력 및 광대역 튜닝 범위를 확보하였다. 설계된 칩의 크기는 $1.1*0.7mm^2$이며, IP로 활용하기 위한 코어 부분의 크기는 $1.0*0.4mm^2$이다. 2가지 종류의 주파수합성기를 설계한 다음 모의실험을 통하여 비교 분석해 본 결과 일부 특성만 개선한다면 IP로써 사용하는데 문제가 없을 것으로 나타났다.

• 한국전자파학회논문지
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• 제14권8호
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• pp.777-786
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• 2003

본 논문에서는 위성통신에서 사용되는 주파수 합성형 발진기에 대한 위상 잡음원을 분석하고, 주파수 합성기 출력 신호의 위상 잡음 스펙트럼 분포를 보다 더 정확히 예측할 수 있는 위상 잡음 모델을 제안하였다 기준 발진기 및 전압 제어 발진기 출력 주파수를 분주하는 분주기의 위상 잡음을 해석하고, 기준 발진기와 전압 제어 발진기 위상 잡음은 Leeson 모델을 이용하여 1/f$^2$ 이외에 다른 기울기 특성을 갖는 위상 잡음 성분들을 모델링하였다. PLL 발진기에서 각 구성 요소들에 의해 발생되거나 더해지는 잡음은 유용한 신호에 비하여 매우 작으므로 중첩의 원리를 적용하고, 선형 시스템 영역에서 주파수 합성기 회로를 해석하였다. 정립된 위상 예측 모델을 기만으로 주파수 합성기 구성 형태에 따라 각 구성 요소들의 위상 잡음 모델을 적용하여 위성통신용 주파수 합성기의 위상 잡음 스펙트럼 특성을 예측하고, 주파수 합성기를 제작하여 예측 모델과 비교 평가하였다.

• 한국자원식물학회지
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• 제10권4호
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• pp.375-381
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• 1997

1. 소양댐의 수질을 조사, 분석하여 일본 주산지인 정강(靜岡)과 비교한 결과 pH는 비슷하고, 전기 전도도는 $0.03{\sim}0.2mmho/cm$ 안에 들어 재배에 적당한 조건이었다. 2. 소양댐 용수의 용존성분중 질소, 인산은 일본보다 약간 높고, K는 낮았다. 황은 높은 수준이었고, Mg는 매우 낮았다. 3. 분주묘의 초장 변화는 대묘에서는 이중 sigmoid, 중묘, 소묘는 S형 생장을 하였다. 4. 분주묘의 근경중 분포에서 40g이상의 개체는 대묘는 87%, 중묘는 80%, 소묘는 54%의 분포를 보였고, 상품 근경중은 대묘 723kg/10a, 중묘 639kg/10a 이었다. 5. 실생묘의 묘 크기별 초장 변화 곡선은 묘 크기에 상관없이 S형 생장을 나타냈다. 6. 실생묘의 묘 크기별 상품율은 대묘 60%, 중묘 13%, 소묘 20%, 상품근경중은 대묘 395kg/10a, 중묘 102kg, 소묘 160kg 이었다. 7. 고추냉이 주요 형질간 상관관계에서 초장은 엽병장, 엽장, 엽폭, 엽병중과 엽폭은 엽중, 엽병중과 정의 상관관계를, 근경중은 주경엽수, 근경장, 근경폭, 엽중, 총중량과 고도의 정의 상관관계를 보였고, 엽병중, 총근경중과도 유의성 있는 상관을 보였다.

• 한국전자통신학회논문지
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• 제7권6호
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• pp.1301-1308
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• 2012

본 논문에서는 ADCL(adiabatic dynamic CMOS logic) buffer를 이용한 단열 논리회로용 AC 전원과 동기화된 저전력 클럭 발생기를 제안한다. CMOS 논리회로의 전력 손실을 줄이고 ADCL의 저전력 동작을 위해서, 논리회로의 clock 신호는 AC 전원 신호와 동기화 되어야 한다. 설계된 Schmitt trigger 회로와 ADCL buffer를 사용한 ADCL 주파수 분주기를 이용하여 AC 신호와 단열동작을 위한 clock 신호가 발생된다. 제안된 저전력 클럭 발생기의 소비전력은 3kHz와 10MHz에서 각각 1.181uW와 37.42uW으로 시뮬레이션에서 확인하였다.

• 전기전자학회논문지
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• 제26권4호
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• pp.714-721
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• 2022

다중 주파수 클럭 신호를 사용하는 시스템 온 칩(SoC: system on a chip)를 위해 위상 고정 루프(PLL: phase-locked loop) 기반 주파수 합성기가 제안된다. 제안하는 PLL 기반 주파수 합성기는 위상 주파수 검출기(PFD: phase frequency detector), 전하 펌프(CP: charge pump), 루프 필터, 전압 제어 발진기(VCO: voltage-controlled oscillator), 그리고 주파수 분주기로 구현되는 전하 펌프 위상 고정 루프와 에지 컴바이너로 구성된다. PLL은 6개의 차동 지연 셀을 사용하여 VCO에 의해 12 위상 클록을 출력하며, 에지 컴바이너는 PLL의 12상 출력 클럭의 에지 컴바이닝과 주파수 분주를 통해 출력 클럭의 주파수를 합성한다. 제안된 PLL 기반 주파수 합성기는 1.2V 공급전압을 사용하는 55nm CMOS 공정에서 설계된다. 설계된 PLL 기반 주파수 합성기는 주파수가 20.75MHz인 기준 클록에 대해 166MHz, 83MHz 및 124.5MHz의 세 클록 신호를 출력한다.

• 핵의학기술
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• 제14권2호
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• pp.190-196
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• 2010

RIA검사에 재생 가능한 고정용 팁이 장착된 Automated Luquid-Handling System을 적용하여 그 사용 가능성을 조사하고, 기존의 single-pipetting과 비교하여multi-pipetting을 이용한 자동분주기의 사용이 검사자의workload를 감소시켜 업무효율을 증가시키는 것을 확인하고자 하는 것이다. Multipipetting을 이용한 자동화장비를 RIA에 적용함으로써 검사 결과의 정확도와 정밀도를 높이고, 검사횟수를 증가시켜 당일진료체계를 구축하여 오늘날의 의료 현장의 요구를 충족 시키고자 한다. 고정된 팁이 장착된 Automated pipettor의 RIA적용 가능성을 조사하기 위하여 분주량의 정확도와 정밀도, 검사결과의 재현성, 일치도, 그리고 검체간 이월오염을 측정하였다. Multi-pipetting을 이용한 자동분주기의 사용이 workload를 감소시키는 것을 시연하기 위하여 daily workload를 20일 동안 측정하였다. Tecan automated pipettor의 정밀도를 측정하였는데, Tecan은 평균 2.1%, 그리고 manual pipettor는 평균 1.6%의 CV를 보였다. Tecan automated pipettor의 재현성을 평가하여 반복 측정된 각각의 그룹에 대한 cpm결과의 평균과 CV를 계산하였는데, HBs Ag 양성 검체는 41,203 cpm과 3.7%의 CV를 보였다. HBs Ag 음성 검체는 99 cpm과 7.9%의 CV를 보였다. 일치도 평가에서는 Tecan automated pipettor 와 Gilson manual pipettor로 분주하여 결과를 분석하였는데, 측정된 결과는 p값이 0.150로 유의한 차가 나타나지 않았고, r값은 0.999로 높은 상관관계를 보였다. 검체간 이월오염은 1 ppm이하임을 확인하였다. 본 연구는 Tecan Freedom evo 100 같은 automated pipetting 장비를 RIA검사에 사용하였을 때, 검사결과의 질을 떨어뜨리지 않으면서 검사의 효율을 향상시킨다는 것을 시연하였다. 자동화장비의 사용은 증가하는 검사건수에 대한 대안이 될 것이며, 검사건수가 증가하더라도 신속하고 정확한 검사결과를 보고 할 수 있게 될 것이다.