• 전자공학회논문지C
• /
• 제36C권8호
• /
• pp.35-45
• /
• 1999

본 논문에서는 $GF(p^m)$상에서 두 다항식의 가산 및 승산 알고리즘을 제시하였고, 가산 및 승산 알고리즘을 수행하는 전류 모드 CMOS에 의한 $GF(4^3)$상의 직렬 입력-병렬 출력 모듈 구조의 4치 연산기를 구현하였다. 제시된 전류 모드 CMOS 4치 연산기는 가산/승산 선택 회로, mod(4) 승산 연산 회로, mod(4) 가산 연산 회로를 2개 연결하여 구성한 MOD 연산회로, mod(4) 승산 연산 회로와 동일하게 동작하는 원시 기약 다항식 연산 회로에 의해 구현하였으며, PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작 특성을 보였다. 제시된 회로들의 시뮬레이션은 $2{\mu}m$ CMOS 기술을 이용하고, 단위 전류를 $15{\mu}A$로 하였으며, VDD 전압은 3.3V을 사용하였다. 본 논문에서 제시한 전류 모드 CMOS의 4치 연산기는 회선 경로 선택의 규칙성, 간단성, 셀 배열에 의한 모듈성의 이점을 가지며, 특히 차수 m이 증가하는 유한체상의 두 다항식의 가산 및 승산에서 확장성을 가지므로 VLSI화 실현에 적합할 것으로 생각된다.

• 한국정보통신학회논문지
• /
• 제10권9호
• /
• pp.1538-1544
• /
• 2006

본 논문은 $GF(2^m)$상의 n차 기 약 AOP를 적용하여 비-시스토릭 병렬 $AB^2+C$ 연산기를 제안한다. 본 논문에서 제안한 연산기 회로는 AND게이트와 EX-OR 게이트만을 사용하여 설계되어지며, 설계된 회로는 기약 AOP의 특성을 이용하여 게이트를 사용하지 않고 결선으로만 연결되어 게이트 및 지 연시간이 없는 순환이동과, m개의 AND 게이트와 m개의 EX-OR게이트를 필요로 하는 승산연산, EX-OR게이트로만 구성되어지는 멱승연산, 승산연산과 멱승연산을 이용한 파워섬연산 및 가산연산 등이 사용된다. 제안된 연산기 법은 AND게이트와 EX-OR게이트만을 사용함으로 고속의 데이터 처리, 저전력 및 집적화 등의 장점이 있으며, $T_A+(1+[log^m_2])T_X$의 연산 지연시간을 갖는다.

• 전자공학회논문지SC
• /
• 제41권5호
• /
• pp.29-36
• /
• 2004

본 논문에서는 m차 trinomial을 적용한 새로운 GF(2m)상의 승산기법과 그 구현회로를 제안하였다. 제안한 연산기법들을 각각 MR, PP 및 MS라 명칭한 연산모듈로 구현하였고, 이들을 조직화하여 새로운 GF(2/sup m/) 병렬 승산회로를 구성하였다. 제안된 GF(2/sup m/) 승산기의 회로복잡도는 ㎡ 2-입력 AND게이트와 ㎡-1 2-입력 XOR게이트이며, 연산에 소요되는 지연시간은 T/sub A/+(1+[log₂/sup m/])T/sub x/이다. 제안된 연산기의 시스템 복잡도와 구성상의 특징을 타 연산기들과 비교하였고, 그 결과를 표로 정리하여 보였다. 제안된 승산기는 정규화된 모듈구조와 확장성을 가지므로 VLSI 구현에 적합하며, 타 연산회로로의 응용이 용이하다.

• 한국통신학회논문지
• /
• 제28권2A호
• /
• pp.102-109
• /
• 2003

본 논문에서는 GF(2m)상의 표준기저를 사용한 새로운 형태의 승산 알고리즘을 제안하였다. 제안된 알고리즘에서 승산의 전개를 데이터 선택방식으로 취하여 연산과정을 단순화하였다. 승산연산의 결과 발생하는 m차 이상의 차수를 갖는 항에 대하여 기약다항식을 적용하여 m-1차 이하의 표준기저들로 나타나게 하였다. 제안된 알고리즘의 회로구현을 위해 멀티플렉서를 사용하여 회로를 구성하였고, GF(24)에 대한 설계의 예를 보였다. 새로운 승산회로는 그 구성이 규칙성을 가지며 m의 증가에 대한 확장이 용이하다. 또한, 타 논문과의 비교결과 사용소자의 수가 비교적 적다. 따라서, VLSI의 실현과 타 연산회로에의 적용에 적합하다 할 수 있다.

• 한국정보과학회논문지:시스템및이론
• /
• 제30권12호
• /
• pp.749-755
• /
• 2003

최근 레지듀 수체계를 기반으로 하는 컴퓨터 영상처리, 음성출력 등의 디지털 신호처리 하드웨어에 관한 연구가 고속저가의 하드웨어 구현에 크게 기여하고 있다. 본 논문에서는 모듈라이$(2^k-1, 2^k, 2^k+1)$를 사용하여 RNS에서 WNS로 WNS에서 RNS로 변환하는 방법을 통해 승산기를 설계 및 구현한다. 이는 CRT 변환을 중첩다중비트 주사기법을 접목한 시뮬레이션을 통해, 기존의 방법보다 속도가 빠르다는 것을 알 수 있고, 이는 RNS의 병렬처리와 캐리부재의 연산특성 때문임을 알 수 있다.

• 전자공학회논문지C
• /
• 제35C권9호
• /
• pp.11-20
• /
• 1998

고속 복소수 연산장치는 채널등화, 동기신호 복원, 변조 및 복조 등 디지탈 통신 시스템의 기저대역 신호처리에 필수적인 기능블록이다. 본 논문에서는 redundant binary (RB) 연산과 radix-4 Booth recoding을 결합한 새로운 복소수 승산 알고리듬을 제안한다. 제안되는 복소수 승산 방법은 실수 승산기를 사용하는 기존의 방법과 비교하여 부분곱의 수를 반으로 감소시키며, 단순화된 병렬구조로 구현되므로 고속 동작 및 저전력 소모를 가능하게 한다. 제안된 알고리듬을 적용하여 10-bit operand를 갖는 prototype 복소수 승산-누적기(complex-number multiplier-accumulator ; CMAC) 코어를 0.8-㎛ N-Well CMOS 공정으로 설계, 제작하였다. 제작된 CMAC 칩은 18,000여개의 트랜지스터로 구성되며, 코어부분의 면적은 약 1.60 × 1.93 ㎟이다. 제작된 칩을 테스트 보드에 실장하여 특성을 평가한 결과, 전원전압 V/sub DD/=3.3-V에서 120-MHz의 속도로 동작함을 확인하였으며, 이때의 전력소모는 약 63-mW로 측정되었다.

• 한국음향학회지
• /
• 제13권2호
• /
• pp.38-49
• /
• 1994

본 논문에서는 3선 가입자 선로상에서 전-이중 데이타 전송시 발생하는 반향을 제거하기 위해서, 기존의 TDL(Tapped Delay Line) 구조와는 다른 반향제거기를 제안하였다. TDL 구조의 반향제거기는 탭 수만큼의 승산기를 이용하여 병렬처리 동작을 수행하는 반면에 본 논문에서 제안한 방식은 단지 2개의 승산기를 이용하여 순차적인 동작을 수행한다. 따라서, 기존의 반향제거기에 있어서의 집적화의 어려움을 개선한 방식이라고 할 수 있다. 본 논문에서 사용한 반향제거 알고리즘으로는 SIA(Stochastic Iteration Algorithm)을 사용하였고 baseband modem에 알맞는 신호율을 처리하도록 설계하였다.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 1999년도 가을 학술발표논문집 Vol.26 No.2 (3)
• /
• pp.39-41
• /
• 1999

최근의 보편적인 컴퓨터 응용분야인 컴퓨터 그래픽, 패턴인식, 음성 출력 등과 같은 제분야에서는 대용량의 데이터를 실시간으로 처리하는 것이 필수적이다. RNS는 캐리부재, 병렬처리 등의 특징을 가지므로 대용량 데이터의 실시간 처리를 지원하는 장치의 개발에 큰 이점이 있다. 본 논문에서는 RNS에서 웨이티드 수체계로 변환하는 방법을 유도하고 구현한다. 이 방법은 연산의 비트수가 증가하더라도 고정된 연산의 단계를 거치게 되고, 여기에서 이 방법의 효율성이 커진다. 이는 중첩 비트 주사기법을 CRT 변환시에 적용하는 새로운 방법이다. 그리고, 변환식의 유도와 실제 시뮬레이션의 결과를 타 시스템과 비교하여 본 논문의 방법이 타당함을 보여준다. 그 결과, 기존의 승산기보다 많은 하드웨어를 요구하지만, 이는 최근의 반도체 집적기술의 발전으로 인하여 큰 문제가 되지 않고, 반면에 병렬 t행과 캐리 부재의 특성으로 인해 기존의 방법보다 속도를 향상시킬 수 있다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.1017-1021
• /
• 2005

현대에 있어서 영상정보는 아주 큰 비중을 차지하고 있다. 따라서 이러한 영상정보를 얼마나 빨리 그리고 많이 압축 시킬 수 있는가가 핵심적인 관건이다. 본 논문에서는 공간적 압축 방식의 핵심인 DCT와 비교하여 블록킹 효과(Blocking Effect)과 없고, 우수한 압축 성능을 갖는 DWT(Discrete Wavelet Transform)알고리즘을 적용한 2차원 이산 웨이브렛 변환 필터를 설계하였다. 본 논문에서 구현한 DWT 필터는 FIR필터 방법으로 설계하였으며, Daubenchies-4 Tap을 이용하였고, 파이프라인 연산으로 승산기, 가산기를 병렬로 처리하여 고속연산을 수행하였다. 뿐만 아니라 메모리 맵핑 과정과 메모리 컨트롤 어드레스 발생기를 사용하여 메모리와 연산량을 최소화 하여 칩사이즈를 줄여 설계하였다.

• 전자공학회논문지A
• /
• 제32A권5호
• /
• pp.71-80
• /
• 1995

The usual approach for desinging a fast multiplier involves finding a way to quickly add up all the partial products, based on parital product recoding scheme and carry-save addition. This paper describes theoretical medels for area and time complexities of Multibit Reconding Paralle Multiplier (MRPM), which is a generalization of the modified Booth recoding scheme. Based on the proposed models, time performance, hardware requirements and area-time efficiency are analyzed in order to determine optimal recoding size for very large scale integration (VLSI) realization of the MRPM. Some simulation results show that the MRPM with large multiplier and multiplicand size has optimal area-time efficiency at the recoding size of 4-bit.