• Proceedings of the Korea Information Processing Society Conference
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• 2005.05a
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• pp.1649-1652
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• 2005

채널 배선은 VLSI 설계 과정중의 하나로, 글로벌 배선을 수행한 후 각 배선 영역에 할당된 네트들을 트랙에 할당하여 구체적인 네트들의 위치를 결정하는 문제이며, 네트들이 할당된 트랙의 수를 최소화하는 문제이다. 본 논문에서는 4-레이어 채널 배선 문제에 대하여 효율적인 유전자 알고리즘(genetic algorithm; GA)을 이용한 해 공간 탐색(solution space search) 방식을 제안하였으며, 제안한 방식을 기존의 4-레이어 채널 배선 알고리즘과 비교, 분석하였다.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2002.11a
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• pp.7-12
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• 2002

반도체 공정에서 구리(Cu) 배선의 미세구조와 신뢰성에 대해 연구하였는데, 특히 CVD Cu와 전기도금 Cu를 사용하여 신뢰성에 대한 texture와 결정 구조의 영향을 연구하였다 CVD Cu의 경우 여러 가지 시드층(seed layer)을 사용함으로서, 결정입자의 크기는 비슷하지만 texture가 전혀 다른 Cu 박막을 얻을 수 있었는데, 신뢰성 검사결과 (111) texture를 가진 Cu 배선의 수명이 (200) texture를 가진 Cu 배선의 수명보다 약 4배 가량 길게 나왔다. 전기도금 Cu 박막의 경우 항상 (111) texture를 갖고 있었으며 결정립의 크기도 CVD Cu의 것보다 더 컸다. Damascene 공법으로 회로 형성한 Cu 배선의 경우에도 전기도금 Cu의 결정립 크기가 CVD Cu의 것보다 더 크게 나타났으며, 신뢰성 검사결과 배선의 수명도 더 길게 나타났는데 그 차이는 0.4 $\mu\textrm{m}$ 이하의 미세선폭 영역에서 더욱 현저했다. 따라서 전기도금 Cu가 CVD Cu보다 신뢰성 측면에서 더 우수한 것으로 판명되었다.

• Proceedings of the KIEE Conference
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• 2007.04b
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• pp.88-90
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• 2007

본 논문에서는 배선용 차단기 단자와 전선간의 접속결함에 의한 아크발생 및 화재위험성을 분석하였다. 실험 및 분석에 사용된 배선용 차단기는 단상 2선식의 국내외 제품으로 외형분석결과 단자구조는 제품마다 상이하였으며, 단자와 전선간의 접촉저항 측정결과 국내 제품은 접속방식에 따라 접촉저항의 편차가 컸다. 배선용 차단기 단자와 전선간 접속결함에 의한 접촉불량 발생시 단자구조에 따른 아크 및 화염의 특성 실험의 부하조건으로는 저항부하를 사용하였으며, 가진기의 축에 배선용차단기를 설치하여 진동에 의한 영향을 받도록 하였다. 인가시간은 10[분]으로 하였으며, 접촉불량이 진전됨에 따라 배선용 차단기 단자에 아크가 지속적으로 발생하였다. 대략 수분이 경과한 후 차단기가 차단되는 경우도 있었으며, 차단되지 않는 경우도 있었다. 또한 4개사의 제품 중 1개사의 제품은 접속단자 주변 절연재료로 아크에 의한 화염전이가 용이하였다.

• The Transactions of the Korea Information Processing Society
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• v.2 no.4
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• pp.592-602
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• 1995

Non-grid and grid method are used for modeling the routing region of the automatic routing system. In this study, we develop the automatic routing system by mixing the methods of non-grid and grid to improve the speed of routing. Grid method has a demerit which decreases the automatic routing speed because it is required a lot of memory by the limitation of the size of board and grid, although the electrical and physical elements are insufficient on the PCB, But non-grid is spent gurite less memory than grid method by using a shape-based patterns. Therefore, we used the methods of non-grid and grid altogether in this paper, In the former method, it is attributed to the improvement of speed, the latter one is applied only the connection of the failed routing in the former one, and it performs the complete automatic routing. This system was developed with C＋＋language under the Windows NT environment of IBM 486DX2-66 Computer.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2016.11a
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• pp.128-128
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• 2016

Cu 배선폭 미세화 기술은 반도체 디바이스의 성능 향상을 위한 핵심 기술이다. 현재 배선 기술은 lithography, deposition, planarization등 종합적인 공정 기술의 발전에 따라 10x nm scale까지 감소하였다. 하지만 지속적인 feature size 감소를 위하여 요구되는 높은 공정 기술 및 비용과 배선폭 미세화로 인한 재료의 물리적 한계로 인하여 배선폭 미세화를 통한 성능의 향상에는 한계가 있다. 배선폭 미세화를 통한 2차원적인 집적도 향상과는 별개로 chip들의 3차원 적층을 통하여 반도체 디바이스의 성능 향상이 가능하다. 칩들의 3차원 적층을 위해서는 별도의 3차원 배선 기술이 요구되는데, TSV(through-Si-via)방식은 Si기판을 관통하는 via를 통하여 chip간의 전기신호 교환이 최단거리에서 이루어지는 가장 진보된 형태의 3차원 배선 기술이다. Si 기판에 $50{\mu}m$이상 깊이의 via 및 seed layer를 형성 한 후 습식전해증착법을 이용하여 Cu 배선이 이루어지는데, via 내부 Cu ion 공급 한계로 인하여 일반적인 공정으로는 void와 같은 defect가 형성되어 배선 신뢰성에 문제를 발생시킨다. 이를 해결하기 위해 각종 유기 첨가제가 사용되는데, suppressor를 사용하여 Si 기판 상층부와 via 측면벽의 Cu 증착을 억제하고, accelerator를 사용하여 via 바닥면의 Cu 성장속도를 증가시켜 bottom-up TSV filling을 유도하는 방식이 일반적이다. 이론적으로, Bottom-up TSV filling은 sample 전체에서 Cu 성장을 억제하는 suppressor가 via bottom의 강한 potential로 인하여 국부적 탈착되고 via bottom에서만 Cu가 증착되어 되어 이루어지므로, accelerator가 없이도 void-free TSV filling이 가능하다. Accelerator가 Suppressor를 치환하여 오히려 bottom-up TSV filling을 방해한다는 보고도 있었다. 본 연구에서는 유기 첨가제의 치환으로 인한 TSV filling performance 저하를 방지하고, 유기 첨가제 조성을 단순화하여 용액 관리가 용이하도록 하기 위하여 suppressor만을 이용한 TSV filling 연구를 진행하였다. 먼저, suppressor의 흡착, 탈착 특성을 이해하기 위한 연구가 진행되었고, 이를 바탕으로 suppressor만을 이용한 bottom-up Cu TSV filling이 진행되었다. 최종적으로 $60{\mu}m$ 깊이의 TSV를 1000초 내에 void-free filling하였다.

• Journal of the Korean Institute of Telematics and Electronics C
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• v.36C no.12
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• pp.59-68
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• 1999

The timing characteristics of an ASIC are analyzed based on the propagation delays of each gate and interconnect wire. The gate delay can be modeled using the two-dimensional delay table whose index variables are the input transition time and the output load capacitance. The AWE technique can be adopted as an algorithm to compute the interconnect delay. Since these delays are affected by the interaction to the two-dimensional delay table and the AWE technique. A method to model this effect has been proposed through the effective capacitance and the gate driver model under the assumption of single driving gate. This paper presents a new technique to handle the multiple CMOS gates driving interconnect wire by extending previous approach. This technique has been implemented in C language and applied to several interconnect circuits driven by multiple CMOS gates. In most cases, we found a few tens of speed-up and only a few percents of errors in computing both of gate and interconnect delays, compared to SPICE.

• The KIPS Transactions:PartA
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• v.8A no.3
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• pp.269-278
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• 2001

Routing region modeling method of auto_routing systems are use the grid and the non-grid type. Though grid type has a few electrical and physical element on PCB, grid type has disadvantage which decrease the auto-routing speed dur to constraint with board and gird size. Thus it increase the memory capacity, Non-grid type(Shape baed type) use the region processing type, so it has 44.2% memory decrease effect than grid type in routing region. Thus, via number has 55% decrease effect, total routing time is increased 83.8% than conventional PCB system. In this paper we developed high speed PCB auto-routing system without memory waste by using shaped type applicant with auction algorithm which reaching the destination from one-point with best speed and solving the path problem. Also, this system developed by Visual C++ in IBM Pentium computer Window environment, and compatible with other PC.

• Proceedings of the Korean Vacuum Society Conference
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• 1995.06a
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• pp.48-49
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• 1995

전자소자의 축소화에 따라 electromigration은 점차 반도체 디바이스의 주요 결함 원 인으로 부각되고 있다. 본 실험은 현재 배선 재료로 널리 사용되고 있는 Al-1%Si 금속박막 배선의 electromigration에 대한 온도 및 배선길이 의존성에 관하여 연구하였다. ppLCC(pplastic Leaded Chipp Carrier) ppackage된 ppSG(8000$\AA$)/SiO2(1000$\AA$)/Al-1%Si(7000 $\AA$)/SiO2(5000$\AA$)/pp-typpe Si(100)의 보호막처리된 시편과 Al-1%Si/SiO2(5000$\AA$)/pp-typpe Si(100)의 보호막처리되지 않은 시편등을 standard pphotolithograpphy 공정을 이용하여 각각 제작하였다. 선폭 3$mu extrm{m}$, 길이 100, 400, 800, 1600$\mu\textrm{m}$의 등의 Al-1%Si 박막배선구조를 사용하 였다. 가속화실험을 위해 인가된 D.C 전류밀도는 4.5$\times$106A/cm2이었고 실온에서 10$0^{\circ}C$까지 의 분위기 온도에서 electromigration를 실행하였다. 박막배선길이에 따른 MTF(Mean Time-to-Failure)는 임계길이 이상에서 포화되는 경향을 보이며 임계길이는 Al-1%Si 박막 배선에서 분위기온도에 따라 길이 400$\mu\textrm{m}$과 800$\mu\textrm{m}$범위에서 나타났다. 각 시편에서 electromigration에 대한 활성화에너지도 MTF의 특성과 유사하게 임계길이 이상에서 포화 되는 특성을 타나내었다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2012.05a
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• pp.89.1-89.1
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• 2012

실리콘 반도체의 Ultra large scale integration (ULSI) 기술 및 소자의 나노스케일화에 따라 배선 금속 물질로 사용하던 알루미늄 보다 낮은 비저항을 가지면서 금속의 전자이동효과에 잘 견딜 수 있는 차세대 배선 물질로서 구리가 큰 주목을 받고 있다. 하지만 구리의 경우, 높은 확산성을 가지기 때문에 열처리 과정에서 구리 실리사이드가 형성되는 등 소자의 신뢰성 및 성능을 감소시키므로, 이를 방지하기 위한 확산 방지막이 필요하다. IC의 배선에서 사용되는 기존의 확산 방지막은 Ta, TaN, TiN, TiW, TaSiN 등으로, 대부분 금속으로 이루어져 있기 때문에 증착 장비를 이용하여 두께를 조절하는 기술, 박막의 질을 최적화 하는 과정이 필요하며, 증착 과정 중에서 불순물이 함께 증착되거나 실리사이드가 형성되는 등의 단점을 가진다. 구리 기반의 배선 물질에서 문제될 수 있는 또 한가지의 이슈는 소자의 나노스케일화에 따른 배선 선폭의 감소로 인하여 확산 방지막 두께 또한 감소되어야 하는 것으로서, 확산 방지막의 두께가 감소함에 따른 방지막의 균일성 감소, 연속성 등이 큰 문제로 작용할 수 있어 이를 해결하기 위한 새로운 기술 또는 새로운 확산 방지막 물질의 개발이 시급한 실정이다. 본 연구에서는 구리/실리콘 구조에서 금속의 실리콘 박막 내로의 확산 및 실리사이드 형성을 방지하기 위하여 그래핀을 확산 보호막으로서 사용하였다. 그래핀은 화학기상증착법을 이용하여 한 겹에서 수 겹으로 성장되었으며, PMMA 물질을 이용하여 실리콘 기판에 전사되었다. 구리/그래핀/실리콘 구조의 샘플을 500 ~ 800도의 온도 범위에서 열처리 하였고, 구리 실리사이드 형성 여부를 XRD로 분석하였다. 또한 TEM 분석을 통해 구리 실리사이드의 형성 모양을 관측하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.40 no.11
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• pp.73-82
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• 2003

In this paper, a simultaneous buffer insertion and routing method is proposed under the constraints of wire and buffer locations by macro or IP blocks. A new grid graph is proposed to describe the regions in which buffers(or both wires and buffers) are not available. Under this grid we describe a method of constructing a buffeted tree that minimize the maximum source to sink delay. The method is based on the dynamic programming with pruning unnecessary partial solutions. The proposed method improved the slack time of the delay by 19% on the average while using less buffers and similar wire length.