• Journal of IKEEE
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• v.25 no.3
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• pp.467-472
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• 2021

Stable operation of semiconductor devices is needed even at high temperatures. Among the structures of semiconductor devices, the area that can cause unstable electrical responses at high temperatures is the contact layer between the metal and the semiconductor. In this study, the effect of annealing conditions included in the process of forming a contact layer of nickel silicide(NiSix) on a p-type SiC layer on the specific contact resistance of the contact layer and the total resistance between the metal and the semiconductor was investigated. To this end, a series of electrodes for TLM (transfer length method) measurements were patterned on the 4 inch p-type SiC layer under conditions of changing annealing temperature of 1700 and 1800 ℃ and annealing time of 30 and 60 minutes. As a result, it was confirmed that the annealing conditions affect the resistance of the contact layer and the electrical stability of the device.

• Proceedings of the Korean Society Of Semiconductor Equipment Technology
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• 2007.06a
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• pp.215-217
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• 2007

반도체 집적화 기술의 발달로 반도체 공정에서 디바이스의 선폭은 줄어들고, 박막의 다층화가 필수적인 과정이 되었다. 이에 따라 반도체에서 Si 기판과 금속 배선과의 열적 안정성에 대한 신뢰성이 더욱 중요시 되어가고 있다. 이를 방지하기 위하여 우리는 3개의 화합물로 구성된 Tungsten-Carbon-Nitrogen (W-C-N) 확산방지막을 사용하였다. 실험은 Si 기판위에 W-C-N박막을 물리적 기상 증착법(PVD)으로 질소비율을 변화하며 확산방지막을 증착하여 Si 기판과 W-C-N확산방지막의 특성을 여러 온도 열처리 조건에서 확인하였다. 특성을 분석을 위하여 ${\alpha}-step$과 ${\beta}-ray$를 이용하여 증착률을 확인한 후 4-point probe를 이용하여 비저항을 측정하였고, X-ray Diffraction 분석을 통하여 결정 내부의 변화를 확인하였다. 이를 통하여 W-C-N 확산방지막의 열적인 안정성을 질소변화에 따라 조사하였다.

• Proceedings of the Korean Information Science Society Conference
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• 2001.04a
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• pp.25-27
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• 2001

설계 재활용을 위하여서는, 반도체 지적 소유권(Intellectual property)의 표준화와 더불어 레이아웃 자동 이식에 관한 연구와 상품화가 필수적이다. 본 논문은 반도체 설계 형식 중에서 생산 공정과 밀접한 레이아웃 형식의 회로도면 처리를 자동화하여 설계와 생산 시간을 혁신적으로 단축하기 위한 연구이다. 레이아웃 형식은 특성상 도형(폴리곤)으로 구성되어 있으며, 레이아웃 형태에서 다양한 도형의 중첩이 반도체의 트랜지스터, 저항, 캐피시터를 표현함으로써, 반도체 지적소유권의 한 형식으로 자주 활용되고 있다. 본 논문은 반도체 레이아웃 이식 소프트웨어 시스템의 내부 기능에 관한 설명과 처리 능력과 속도를 높이기 위한 알고리즘의 제안과 벤치마킹 결과를 보여 주고 있다. 비교 결과, 자원의 최적 활용(41%)으로 대용량의 처리 가능성을 보여 주고 있으며, 처리 속도는 평균 27배로써 이전의 벤치마킹 회로를 더욱 크게 하여 그 결과를 보여 주고 있다. 이러한 비교 우위는 본 논문에 포함된 소자 처리 알고리즘과 그래프를 이용한 컴팩션 알고리즘에 기인한다. 지면상의 연유로, 참고1에서는 기능 설명을, 본 논문은 알고리즘의 구현에 관한 설명을 중점적으로 기술한다.

• Proceedings of the KIPE Conference
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• 2017.07a
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• pp.132-133
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• 2017

본 논문은 DC 배전용 반도체 차단기를 모델링하고, 바리스터 동작 특성을 MATLAB/SIMULINK를 이용해 실험 결과와 비교 분석하였다. 단락 전류 차단을 위한 반도체 소자는 전력용 반도체 스위치인 IGBT를 이용하였으며, 회로 차단 시 인덕턴스 성분에 의해 발생하는 과전압으로부터 차단기를 보호하기 위해 바리스터를 IGBT에 병렬 연결하였다. 바리스터는 수학적 모델링을 통해 로그 스케일에서 파라미터를 산출하였으며, 비선형 저항 특성을 시뮬레이션 환경에서 표현하였다. DC 반도체 차단기는 MATLAB 기반으로 모델링하였으며, 산출된 파라미터는 바리스터 모델에 적용하여 시뮬레이션하였다. 또한, 1kV/1.5kA 차단 실험 결과를 비교 분석하여 제안된 DC 배전용 반도체 차단기의 모델의 특성을 검증하였다.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.02a
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• pp.97-97
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• 2011

산화아연 (ZnO)은 넓은 에너지 밴드갭 (~3.37 eV), 큰 엑시톤 결합 에너지 (~60 meV) 그리고 높은 전자 이동도 (bulk~300 $cm^2Vs^{-1}$, single nanowire~1000 $cm^2Vs^{-1}$)를 갖고 있어, 광전자 소자 및 반도체소자 응용에 매우 널리 사용되고 있다. 특히, 산화아연 나노로드(ZnO nanorod)는 1차원 나노구조로써 더욱 향상된 전자 이동도와 캐리어의 direct path way를 제공하여 차세대 광전자소자 및 태양광 소자의 응용에 대한 연구가 매우 활발하게 이루어지고 있다. 한편, 이러한 산화아연 나노로드를 성장시키기 위하여 VLS (vapor-liquid-solid), 졸-겔 공정(sol-gel process), 수열합성(hydrothermal synthesis), 전기증착(electrodeposition)등 다양한 방법이 보고되었지만, 이러한 산화아연 나노로드의 성장방법은 실제적인 소자응용을 위한 패터닝 형성에 대하여 제약을 받는 문제점이 있다. 이들 중에서 수열합성법과 전극증착법은 ZnO 또는 AZO (Al doped ZnO) seed 층 표면과 성장용액의 화학반응에 의해서 선택적으로 산화아연 나노로드를 성장시킬 수 있다. 이에 본 연구에서는, 광전자소자의 응용을 위한 간단한 패터닝 공정을 위해, 산화인듐주석(ITO) 박막이 증착된 유리기판(glass substrate)위에 수열합성법과 전극증착법을 이용하여 산화아연 나노로드를 선택적으로 성장시켰다. 실험을 위해, ITO glass 위에 RF magnetron 스퍼터를 사용하여 AZO seed 층을 metal shadow mask를 이용하여 패터닝을 형성한 후, 질산아연과 헥사메틸렌테트라아민으로 혼합된 용액에 $85^{\circ}C$ 온도를 유지하여, 패터닝이 형성된 샘플에 전압을 인가하여 성장시켰다. 나노구조 분석을 위해, 전계주사현미경을 이용하여 수열합성법과 전기증착법에 의한 패터닝된 산화아연 나노로드를 비교하여 관찰하였다.

• Electronics and Telecommunications Trends
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• v.29 no.1
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• pp.104-112
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• 2014

열전소자는 열에너지를 전기에너지로, 전기에너지를 열에너지로 직접 변환하는데 사용되는 소자로 에너지 절감이라는 시대적 요구에 가장 잘 부응하는 소재이자 기술이다. 이것은 자동차, 우주 항공, 반도체, 바이오, 광학, 컴퓨터, 발전, 가전제품 등 산업전반에서 광범위하게 활용되고 있다. 선진국들은 연구소와 기업을 중심으로 연료효율을 증진시키기 위한 열전소재 연구를 진행하고 있고, 국내에서도 연구소와 대학을 중심으로 수행되고 있다.

• Electrical & Electronic Materials
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• v.17 no.7
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• pp.21-29
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• 2004

절연성 기판 위에 단결정이 아닌 반도체 박막을 이용하여 만든 전계효과 (Field Effect FET) 소자로 일반적으로 정의되는 박막 트랜지스터 (Thin Film Transistor, TFT)는 1962 RCA lab.의 Weimer에 제안되어 지금까지 많은 발전을 거듭해 왔다. ［1］ TFT는 SRAM이나 ROM에도 응용되지만, 주된 사용 분야는 능동구동방식 평판 디스플레이(Active Matrix Flat Panel Display)의 화소 스위칭 소자이다. 액정 디스플레이(Liquid Crystal Display, LCD)나 유기 전계발광 디스플레이(Organic Electro-luminescence Display, OELD) 화소의 스위칭 소자로도 TFT가 널리 사용되고 있다. (중략)

• Proceedings of the Korean Magnestics Society Conference
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• 2013.12a
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• pp.73-74
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• 2013

• Proceedings of the Optical Society of Korea Conference
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• 2001.02a
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• pp.38-39
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• 2001

반도체에서 소자의 크기를 작게 하고 집적도를 높임으로서 성능과 효율을 증가시키는 노력이 계속되듯이 광소자의 경우에도 고효율을 갖는 아주 작은 크기의 발광소자를 만들어서 광 정보처리에 이용하려는 노력이 진행중이다. 특히 마이크론 크기의 공진기와 이득물질간의 광결합 효율이 높으면 레이저 발진 문턱이 낮아진다는 원리를 이용한 마이크로 레이저 연구가 활발하다. 이러한 마이크로 레이저의 연구는 크게 두 가지 방향으로 진행된다. (중략)

• Journal of the KSME
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• v.49 no.11
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• pp.45-51
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• 2009

한국원자력연구원의 다목적 연구용 원자로, 하나로는 중성자 이용 물성 연구 등 다양한 분야에 사용되며, 중성자는 녹색기술 관련 소재의 생산과 특성 분석에 매우 유용한 도구이다. 중성자 도핑을 이용하여 생산되는 반도체는 그린 카에 사용되는 전력 소자에 활용되고 있다. 중성자 산란 실험 장치들은 이차전지 재료와 수소저장 물질의 물성 연구에 활용되고 있다. 중성자 비파괴 검사 장치는 연료전지의 성능 연구에 활용되고 있다. 고속중성자를 이용하여 스위칭 소자의 특성을 개선하는 기술과 장치가 구축되면 전력 소자의 효율 증대에 기여할 것이다.