• Korea Information Processing Society Review
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• v.14 no.6
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• pp.118-127
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• 2007

공정기술의 미세화가 진행될수록 반도체 제품의 개발비용은 급격히 증가 할 것으로 예측되고 있다. 이는 지속적으로 증가하는 설계 복잡도와 미세공정에서 고성능 및 저전력 반도체 구현의 어려움에 의한 것이다. 제품수명기간(Product Life Cycle: PLC)이 점점 짧아지지만 핵심 부품인 반도체 제품의 개발기간과 설계인력은 급격히 증가해감에 따라 늘어만 가는 개발 비용은 반도체 제품의 수익향상 측면에서 매우 큰 장애가 되고 있다. 따라서 설계의 복잡화와 구현의 어려움 이라는 기술적인 문제들을 해결하여 시장에서의 생존이 걸린 극한적인 경쟁환경에서 살아 남기위해서는 반도체 설계의 paradigm 자체를 변화 시켜야 할 것이다. 이에 대한 해법으로 반도체 설계의 abstraction level을 현재의 RTL에서 상위 수준으로 올리고 설계의 virtualization을 해야 한다는 것은 설계 재사용과 신개념 검증 방법 기술과 함께 필수적인 변화의 한 방향이다. 이미 수년전부터 많은 연구 논문에서 이와 관련된 새로운 system 설계 기술들이 제시되어 왔고, 이에 대응하는 platform 기반의 설계기법 소개와 삼성전자의 구축현황에 대해 저자는 지난 논문에서 기술 한 바 있다. 본 논문은 2003년 9월 이후 platform 설계기법의 virtual 화가 어떻게 발전되어 왔는지에 대해 기술하고 문제점 확인 및 앞으로 이에 대한 해결 방안들의 방향에 대해 논하고자 한다.

• Journal of Korean Electronics
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• v.3 no.6
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• pp.32-39
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• 1983

• The Magazine of the IEIE
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• v.19 no.6
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• pp.61-68
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• 1992

최근 우리나라의 세계 반도체 시장 점유율이 갈수록 높아지고 있다. DRAM과 같은 경우는 세계 2위 수출국으로 떠올랐다. 이에 따른 선진 외국의 무역 압력이 거세지고 있다. 특히 미국의 경우 미ㆍ일 반도체 협정 체결을 한국에까지 확산하려고 하며, 각종 기술에 대한 특허 제소를 하고 있다. 그러나 국내 반도체 산업은 DRAM부분에 집중되어 있어서 기술 집약적인 ASIC 부분은 취약하다. 또한 세계의 반도체 시장중에서 ASIC이 차지하고 있는 비중이 갈수록 커지는 현상에 미루어 보아 빠른 시일내에 ASIC 부분을 강화해야 할 필요성이 있다. 본고에서는 국내에 도입된 ASIC 설계 환경을 살펴본 후, 현재 추진되고 있는 새로운 ASIC 설계 환경을 고찰한다. 또한 ASIC 설계 환경에서 중요한 역할을 하는 ASIC CAD환경에 대하여 살펴보기로 한다.

• ETRI Journal
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• v.8 no.4
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• pp.4-17
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• 1986

통신용 반도체 기술의 특징으로는 소량 다품종, 초고속화, 애널로그 회로의 집적화, 광집적회로화 등을 들 수 있다. 통신 시스팀의 실현에는 소형화, 저소비 전력화, 초고속화 등의 이유로 LSI 또는 VLSI의 적용이 대전제로 되고 있다. 본고에서는 현재 사용되고 있는 신호 처리, 신호 전송, 전달 처리, 정보 처리용의 주요 LSI에 대하여 살펴보는 한편, 통신용 반도체의 요구 조건을 만족시키기 위한 반도체 기술 중에서 설계 기술과 공정 기술에 대한 최근의 기술 동향을 살펴보고자 한다. 즉, LSI산업의 변환기를 가져오고 있는 직접회로 설계 기술인 ASIC과 함께, 집적도의 향상에 따라 애널로그기능과 디지틀기능을 하나의 칩에 형성시킬 수 있는 BiCMOS 공정기술에 대한 기술 동향을 살펴본다.

• The Magazine of the IEIE
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• v.34 no.7 s.278
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• pp.20-27
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• 2007

반도체 집적회로 설계 자동화기술의 발전은 반도체 상당 수준의 시스템 구현 가능성을 비 전문가들에게 열어주었다. 알고리즘 수준의 시스템 정의가 가능하다면 이것을 하드웨어로 만드는 것이 어렵지 않게 되었다. 시스템설계에서 가장 핵심이 되는 메모리의 활용은 이들 비 전문가들에게 넘어야 할 큰 장애물이다. 이 글은 반도체 메모리 기술의 발전 전망을 예측하여 줌으로써 시스템 기술자들이 쉽게 어려움을 극복하도록 도와주는 것이 목적이다. 메모리 기술에 대한 접근을 쉽게 해주는 몇 가지 방법을 소개하였다. 시스템 구성에서의 메모리, 메모리 칩의 기술 등을 요약하였다. 시스템에서의 요구 사항을 들어주는 것을 바탕으로 장래를 전망하였다.

• Electronics and Telecommunications Trends
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• v.29 no.6
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• pp.53-62
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• 2014

본고는 최근 화두가 되고 있는 에너지 절감을 위해 고효율, 친환경의 WBG(Wide Band-Gap) 화합물반도체인 SiC(Silicon Carbide), GaN(Gallium Nitride) 전력반도체 소자 및 전력변환 모듈의 기술동향과 ETRI에서 연구개발 진행 중인 GaN 전력반도체 관련 기술에 대해 기술한다. WBG 전력반도체는 기존의 실리콘 전력반도체와 비교하여 열 특성 향상, 고속 스위칭, 고전압/고전류 특성 및 스위칭 손실 최소화 등이 가능하고 이에 따른 시스템의 소형화 및 전력효율 향상 효과를 얻을 수 있다. 특히, GaN 전력반도체 소자는 시장이 가장 넓게 형성되어 있는 900V 이하에 적용이 가능하며, 앞으로 시장이 커질 것으로 예상되는 HEV(Hybrid Electric Vehicle)/EV(Electric Vehicle)의 친환경 자동차에도 활용될 것으로 기대되고 있다. 본고는 최근의 일본과 미국에서의 WBG 전력반도체에 대한 관심 및 투자 방향과 GaN 전력반도체 소자에 대한 해외 기업의 업계동향에 대해서도 함께 살펴본다. 이러한 WBG 전력반도체에 대한 해외 선진업체의 산업동향과 더불어 ETRI에서 연구개발 중인 GaN 전력반도체 기술현황에 대해 전력소자 설계 및 제조공정, 패키징, 전력모듈 설계 제작 기술을 포함하여 기술한다.

• Proceedings of the Korean Information Science Society Conference
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• 2002.04a
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• pp.733-735
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• 2002

반도체 CAD기술과 제조기술의 발전으로 인하여 반도체 집적도가 2001년 2002년 각각 0.35, 0.25마이크론 등으로 급속도로 증가하게 되었으며 이러한 집적토의 향상은 기대치 이상의 시스템 성능 향상을 이룩할 수가 있었다. 그러나 피할 수 없는 제조 공정의 변화와 불완전성으로 인하여 칩 크기에 제한이 따르게 되며 그 이상의 크기에서는 상용화가 불가능할 정도로 수율(Yield)이 현저하게 감소하게 된다. 기존의 대부분 연구가 반도체의 생산 공정의 관점에서 준비되어 활용되는 통계 자료에 근거한 경험의 축적이었다. 그런 연유로, 단지 반도체 생산 부분의 자료에만 치중하다보니 실지 반도체 수율에 가장 큰 영향의 요소인 랜덤 디펙트(random defect) 수율을 고려하지 못하는 치명적인 결점이 있다. 본 연구는 반도체 수율 분석과 수율을 증진시키기 위하여 설계된 도면 중 레이아웃에 해당하는 도면을 입력으로 하여, 반도체 생산 설비 즉 공정의 상태나 변수를 모델링하여 이를 수율 예측을 위한 기분 자료로 사용한다. 즉, 설계 단계에서 수율을 예측함으로써 과거 64M DRAM의 초기 단계에서의 수율과 같은 문제점을 해결할 수 있는 방안을 제시할 뿐 아니라, 비 메모리 칩의 수율을 설계단계에서 제공하는 역할을 한다.

• Journal of IKEEE
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• v.18 no.3
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• pp.349-355
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• 2014

In semiconductor IP reuse, precise understanding of semiconductor IP interfaces is essential for integrated chip design. However, in general, these interfaces are described in the original designer's description style. Furthermore, their description method are not unified, so it is very difficult for the chip integration designer to understand them. This paper proposes a standardized description method of semiconductor IP interfaces. It consists of 9 items such as IP information, description level, model provision, data type, interface information, port information, signal information, protocol information, and source file. The proposed method helps the chip integration designer to understand semiconductor IP interfaces and to integrate them into a single chip.

• Proceedings of the Korea Society for Simulation Conference
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• 1999.10a
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• pp.30-34
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• 1999

반도체 산업의 시장은 매년 증가하고 있으며 생산환경, 설비 등의 변화로 인하여 매년 많은 수의 기존 FAB Line이 변화되고 새로이 건설되고 있다. 그 동안 반도체 산업의 성장은 주로 설계기술, 설비기술, Chip Size의 소형화 등의 기술적인 개발에 의존하고 있었으나 반도체 기술의 확산, 시장 경쟁력의 격화 등으로 생산성 향상에 의한 원가절감이 성장의 근본요인이 되고 있다. 즉 FAB Line의 시스템적인 관리통제의 기술이 반도체 산업의 성패를 좌우하는 시대로 접어든 것이다. FAB Line은 크게 Bay와 Stocker, 각 Lot (또는 Batch) 들을 운반하는 Inter-System으로 구성된다. 이러한 Line은 대체 특성, 분기 현상, 돌발 상황 등의 특수한 경우가 많아 Analytic 모델로 접근하기에는 사실상 불가능하다. 특히 Stocker와 Bay 간의 이동은 더욱 그렇다. 따라서 적절한 설계과정을 거친 Simulation적 접근이 합리적이다. 본 논문에서는 FAB Line에서 Stocker 배치의 다양한 실험을 수행하였다. 그 결과 Line에서 최적의 Stocker 수와 가동률을 알아내었다. 반도체 생산라인에서는 제품별 또는 같은 제품이라도 Version이 다른 경우 FAB 공정가운데 약 10% 내외만이 바뀌는 점을 감안하면 본 논문의 결과는 쉽게 생산현장에 적용될 수 있을 것이며, 이것은 비단 반도체 공정뿐 아니라 제조업에서도 적용되리라 예상한다.

• Journal of Korean Electronics
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• v.3 no.7
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• pp.60-63
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• 1983