본 논문은 SoC 응용에 가능한 멀티 채널 용량형 터치 센서 유닛과 간단한 공통프로세스 유닛, 스위치 어레이를 포함하여 C-T 방법으로 터치 입력을 처리하는 ASIC을 제안하였다. 본 터치 센서 ASIC은 작은 전류와 칩 면적의 장점을 갖는 C-T 변환 방식에 기반 하여 설계하였으며, 최소 센싱 해상도는 한 카운터 당 41 fF이며, 외부 부품 없이 동작하기 위해 내부 발진기 및 LDO 레귤레이터, $I^2C$를 내장하였다. 본 ASIC은 0.18 um CMOS공정으로 구현되어 있으며, 1.8 V와 3.3 V 전원을 사용한다. 전체 소비 전력은 60 uA이고, 면적은 0.26 $mm^2$이다.
블록 암호를 설계하는 방식으로 크게 Feistel 구조와 SPN 구조로 나눌 수 있다. Feistel 구조는 암호 및 복호 알고리즘이 같은 구조이고, SPN구조는 암호 및 복호 알고리즘이 다르다. 본 논문에서는 암호와 복호 과정이 동일한 SPN 구조 블록 암호 알고리즘을 제안한다. 즉 SPN 구조 전체를 짝수인 N 라운드로 구성하고 1 라운드부터 N/2라운드까지는 정함수를 사용하고, (N/2)+1 라운드부터 N 라운드까지는 역함수를 사용한다. 또한 정함수 단과 역함수 단 사이에 대칭 블록을 구성하는 대칭 단을 삽입한다. 본 논문에서 정함수로는 안전성이 증명된 AES의 암호 알고리즘을, 역함수로는 AES의 복호 알고리즘을 사용하고, 대칭 단은 32 비트 회전과 간단한 논리연산을 사용하여 비선형성을 증가시켜 바이트 또는 워드 단위의 공격에 강하게 한다. 본 논문에서 제안한 암호와 복호가 동일한 대칭 구조 SPN 알고리즘은 하드웨어 구성이 간단한 장점을 가지므로 제한적 하드웨어 및 소프트웨어 환경인 스마트카드와 전자 칩이 내장된 태그와 같은 RFID 환경에서 안전하고 효율적인 암호를 구성할 수 있다.
본 논문은 온칩 버스 데이터의 압축 전송을 위한 방법을 제안한다. 영상 해상도의 가파른 증가와 함께 멀티미디어 프로세서의 온칩 버스의 데이터 트래픽은 빠르게 증가하고 있어 많은 SoC 칩들이 성능 저하를 경험하고 있다. IP 코어는 bus grant 신호를 얻는 데 많은 시간이 소요되는데 본 논문은 이 시간을 활용하여 간단한 버스 데이터 압축 전송을 하는 방법을 소개한다. 그 방법으로 하드웨어 구현하여 VC-1 디코더 프로세서에 적용함으로써 평균 매크로 블록 처리 시간을 각각 sd 영상은 13.6%, hd 영상은 13.1%까지 줄일 수 있음을 확인하였다.
Audio Video Standard (AVS)는 중국내의 멀티미디어 응용기기를 위해 개발된 오디오/비디오 압축 표준이다. AVS는 표준화 코덱 중 성능이 가장 우수한 것으로 알려진 H.264/AVC에 비해 낮은 복잡도의 비디오 알고리즘을 사용하면서도 비슷한 RD 성능을 보인다. AVS 비디오 코덱은 VGA급 이상의 영상을 타겟으로 하기 때문에 큰 해상도에서 압축효율이 좋은 $8{\times}8$ 단위 블록의 예측 및 변환 알고리즘을 사용한다. 현재 중국에서 IPTV 및 모바일 애플리케이션을 위한 코덱으로 AVS를 사용하는 비중이 높아지고 있어 국내의 기업 및 연구소에서도 AVS를 위한 애플리케이션 및 칩 개발을 위한 연구가 진행되고 있다. 본 연구에서는 AVS 비디오 복호화기 알고리즘을 분석하고 이를 바탕으로 하여 불필요한 메모리 연산이 없도록 AVS 비디오 복호화기를 구현하고 이를 TI의 Davinci EVM보드에서 최적화하였다. 또한, 제안한 복호화기에 고속의 VLD 알고리즘을 적용하고 linear assembly로 디블록킹 필터를 구현하는 등 DSP에 적합하도록 최적화를 진행하였다. 이를 통해 AVS의 참조 소프트웨어인 RM 5.2J 복호화기와 비교하여 $500%{\sim}700%$의 복호 속도 향상을 이루었다.
본 논문은 많은 주변장치와 인터페이스 되는 단일칩 마이크로컨트롤러로 구현되는 임베디드시스템을 인터럽트를 사용하여 다중 유한상태기계로 모델링하고 구현하는 방법을 제시한다. 다중 상태기계 모델은 하드웨어설계에 사용되는 FSMD 구조와 인터럽트에 의한 흐름제어 특징을 이용한다. 주 프로그램은 주상태기계에 대응하고, 부상태기계는 인터럽트 서비스루틴에 대응한다. 따라서 주변장치에서 발생하는 인터럽트는 부상태기계에서 신속히 처리될 수 있다. 유한상태기계 사이의 인터페이스는 요청과 응답 변수를 사용한다. 주상태기계와 부상태기계 사이의 콘텍스트 스위칭은 인터럽트에 의한 하드웨어 흐름제어로 대치될 수 있어 별도의 운영체제가 필요하지 않다. ASM 차트를 사용하여 다중 유한상태기계로 모델링된 임베디드시스템은 C언어 프로그램으로 변환시켜 쉽게 구현될 수 있다. 이 구현 방법은 모델링이 구체적고 부상태기계에서 인터럽트에 신속히 반응할 수 있어 하드웨어가 많이 사용되는 내장형시스템에 쉽게 적용될 수 있다.
CdTe 멀티에너지 X선 영상센서와 ROIC를 패키징 하기 위한 flip chip bump bonding, Au wire bonding 및 encapsulation 공정조건을 개발하였으며 성공적으로 모듈화 하였다. 최적 flip chip bonding 공정 조건은 접합온도 CdTe 센서 $150^{\circ}C$, ROIC $270^{\circ}C$, 접합압력 24.5N, 접합시간 30s일 때이다. ROIC에 형성된 SnAg bump의 bonding이 용이하도록 CdTe 센서에 비하여 상대적으로 높은 접합온도를 설정하였으며, CdTe센서가 실리콘 센서에 비하여 쉽게 파손되는 것을 고려하여 접합압력을 최소화하였다. 패키징 완료된 CdTe 멀티에너지 X선 모듈의 각각 픽셀들은 단락이나 합선 등의 전기적인 문제점이 없는 것을 X선 3D computed tomography를 통해 확인할 수 있었다. 또한 Flip chip bump bonding후 전단력은 $2.45kgf/mm^2$ 로 측정되었으며, 이는 기준치인 $2kgf/mm^2$ 이상으로 충분한 접합강도를 가짐을 확인하였다.
이 논문의 목적은 작업장에서 사용하기 위한 에어건의 개발에 관련된 것이다. 에어건은 공작기계를 사용하는 산업현장에서 공작물 칩과 절삭유의 제거를 위한 도구이다. 그리고 그것은 일반적으로 압축공기를 분사하는 용도로 사용된다. 작업자는 에어의 흡입과 분사를 위해 각각의 에어건을 준비하여야 한다. 따라서 우리는 새로운 에어건을 개발하였다. 이 논문에서 우리는 에어건의 설계와 분석을 위한 연구를 한다. 에어건은 몸체, 파이프, 개폐 유닛, 전환 유닛, 에어 튜브 그리고 조립을 위한 요소들로 구성된다. 개발된 에어건은 그 효율을 확인하기 위해 실험된다.
본 논문에서는 고성능 멀티미디어 인터페이스 (High Definition Multimedia Interface: HDMI) 용 수신기의 전력 절감과 면적 감소를 위한 2X converse oversampling 방식의 준 디지털 데이터 복원 회로를 제안한다. 제안하는 데이터 복원 회로는 2X converse oversampling 방식의 데이터 검출 알고리즘과 준 디지털 구조를 이용해 전력과 유효 면적을 효과적으로 감소시킨다. 제안하는 회로의 성능을 검증하기 위해서 0.18um CMOS 공정을 이용하여 칩이 제작되었으며, 측정 결과 14.4mW의 전력을 소모하고, $0.152mm^2$의 유효 면적을 차지하며, 0.7UIpp의 Jitter tolerance 성능을 나타내므로 HDMI용 수신기의 전체 전력과 유효면적을 효과적으로 감소시킬 수 있다.
본 논문에서는 별도의 디지탈신호처리 칩을 사용하지 않고 PC의 주연산장치만을 사용하여 음향반향제거기를 실시간으로 구현하였다. 적응필터는 실시간처리가 가능하고 적절한 반향제거율을 갖도록 설계되었으며, 동시통화검출기는 적은 계산량, 빠른 검출성능과 안정된 동작을 보장할 수 있는 방법이 제안되었다. 실시간 반향제 거기는 166MHz 펜티엄 PC와 양방향 사운드카드로 구성되며 10% 이하의 주연산장치 시간을 필요로 한다.
본 논문은 고성능 입력큐 스위치 패브릭을 위한 입력버퍼 관리기의 설계 및 구현에 관한 연구이다. 본 논문에서 설계된 버퍼관리기는 멀티기가비트 크로스바 스위치의 입력 및 출력 포트에 연결되어 하나의 스위치 패브릭으로 구성된다. 본 버퍼관리기는 입력 및 출력포트의 와이어 속도로 셀 및 패킷의 라우팅을 지원하며 중앙중재기와 정보전송에 있어서 중재요청신호 및 출력허가신호의 파이프 라인 전송지연을 수용하는 구조로 설계되었다. FPGA 칩을 이용하여 구현된 버퍼관리기는 포트당 2.5Gbps의 OC-48c 속도를 지원하며 외부 입력 및 출력 형식으로 CSIX 인터페이스를 지원한다.
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[게시일 2004년 10월 1일]
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