Proceedings of the Korean Institute of Information and Commucation Sciences Conference (한국정보통신학회:학술대회논문집)
- 2003.05a
- /
- Pages.394-397
- /
- 2003
Design of High Performance Buffer Manager for an Input-Queued Switch
고성능 입력큐 스위치를 위한 버퍼관리기의 설계
- GaB Joong Jeong (Kyongju University) ;
- Lee, Bhum-Cheol (Electronics and Telecommunications Research Institute)
- Published : 2003.05.01
Abstract
In this paper, we describe the implementation of high performance buffer manager that is used in an advanced input-queued switch fabric. The designed buffer manager provides wire-speed cell/packet routing with low cost and tolerates the transmission pipeline latency of request and grant data. The buffer manager is implemented in a FPGA chip and supports the speed of OC-48c, 2.5Gbps per port.
본 논문은 고성능 입력큐 스위치 패브릭을 위한 입력버퍼 관리기의 설계 및 구현에 관한 연구이다. 본 논문에서 설계된 버퍼관리기는 멀티기가비트 크로스바 스위치의 입력 및 출력 포트에 연결되어 하나의 스위치 패브릭으로 구성된다. 본 버퍼관리기는 입력 및 출력포트의 와이어 속도로 셀 및 패킷의 라우팅을 지원하며 중앙중재기와 정보전송에 있어서 중재요청신호 및 출력허가신호의 파이프 라인 전송지연을 수용하는 구조로 설계되었다. FPGA 칩을 이용하여 구현된 버퍼관리기는 포트당 2.5Gbps의 OC-48c 속도를 지원하며 외부 입력 및 출력 형식으로 CSIX 인터페이스를 지원한다.