임베디드 메모리로직에 적용되는 매크로셀을 지니고 전류형태의 저장방법을 적용한 캐시를 통한 임베디드 메모리칩의 설계의 일환으로 0.25마이크로 공정으로 설계되었으며 멀티미디어 칩에 사용되는 메모리 코아는 캐시를 지니고 있음으로 칩의 밴드위스를 높이고 칩의 어드레스 억세스시간(10nS)을 빠르게 할 수 있었으며 이를 위한 내부공급전압은 2.0V이다. 본 논문의 아키텍쳐에서는 기존 메모리 소자의 전송형태를 전류형 전송수단을 이용하여 매크로 셀의 데이터를 캐시에 저장하고, 이를 전류형태의 메인 데이터증폭회로를 통하여 전송하게된다. 이를 이루기 위한 칩의 아키텍척로 비트라인과 캐시의 연결회로를 추가한 구조를 제안하였다.
본 논문은 단섬유 칩으로 구성된 Sheet Molding Compound(SMC) 복합재료를 실험적으로 관찰된 특징들을 바탕으로 메소스케일(meso-scale) 대표체적요소(RVE: Representative Volume Element)를 재구성하는 새로운 알고리즘을 제시한다. 전산해석을 이용하여 SMC 복합재료의 비등방성 거동의 정확한 예측은 어려운 문제이다. 이를 극복하기 위해, SMC 복합재료를 위한 일련의 이미지 프로세싱 기술과 재구성 알고리즘 및 유한요소(FE: Finite Element) 생성기로 구성된 SMC RVE 모델을 개발하였다. 첫째, micro-CT 이미지 프로세싱은 SMC 물성에 직접적인 상관관계를 가지는 섬유칩의 배향 및 분산의 확률적 분포를 평가한다. 둘째, 해당 통계적 분포를 바탕으로 섬유칩 간의 겹침효과를 고려한 섬유칩 팩킹 재구성 알고리즘을 개발한다. 마지막으로, SMC 복합재료 멀티스케일 해석을 이용하여 매크로스케일(macro-scale)에서의 거동을 파악하고 실험데이터를 통해 검증을 수행한다.
We present the design, fabrication, and characterization of a multi-chip microelectrofluidic bench, achieving both electrical and fluidic interconnections with a simple, low-loss and low-temperature electrofluidic interconnection method. We design 4-chip microelectrofluidic bench, having three electrical pads and two fluidic I/O ports. Each device chip, having three electrical interconnections and a pair of two fluidic I/O interconnections, can be assembled to the microelectofluidic bench with electrical and fluidic interconnections. In the fluidic and electrical characterization, we measure the average pressure drop of $13.6{\sim}125.4$ Pa/mm with the nonlinearity of 3.1 % for the flow-rates of $10{\sim}100{\mu}l/min$ in the fluidic line. The pressure drop per fluidic interconnection is measured as 0.19kPa. Experimentally, there are no significant differences in pressure drops between straight channels and elbow channels. The measured average electrical resistance is $0.26{\Omega}/mm$ in the electrical line. The electrical resistance per each electrical interconnection is measured as $0.64{\Omega}$. Mechanically, the maximum pressure, where the microelectrofluidic bench endures, reaches up to $115{\pm}11kPa$.
SOC 기술의 발전과 더불어 최근 여러 개의 프로세서를 단일 칩에 집적한 멀티코어 프로세서가 기존 슈퍼스칼라 프로세서 구조에 비하여 보다 에너지 효율적으로 성능을 증가시키는 방안으로 채택되고 있다. 이에 온 칩 프로세서간 캐시 일관성 유지 문제가 시스템의 안정성과 성능에 큰 영향을 미치는 요소로 부각되고 있다. 본 논문에서는 단 방향 링 연결구조의 노드 순서와 데이타 전달 순서를 이용하여 캐시 일관성 유지 요청의 순서를 결정하는 RING-DATA ORDER를 제안하여 기존 GREEDY-ORDER 방식의 단점인 재 요청을 최소화하고 RING-ORDER의 단점인 토큰 관리의 부담을 없애면서 두 방식의 장점을 모두 가지는 캐시 일관성 유지 기법을 제안한다. RING-DATA ORDER는 기존의 공용 버스에 집중되는 일관성 유지 요청을 단 방향 링을 이용하여 각 노드에 골고루 배분함으로써 유효 대역폭을 높이고 데이타 전송 순서에 기반하여 간단하게 처리 순서를 결정할 수 있으므로 멀티코어에 쉽게 적용 가능한 캐시 일관성 유지 기법이다.
본 논문은 휴대 멀티미디어 응용을 위한 고정 소수점 DSP(Multimedia Fixed-point DSP : MDSP) 칩 설계 및 구현에 관해 기술한다. MDSP는 멀티미디어 처리에 효율적인 명령어 집합을 가지며 SIMD, 벡터프로세싱의 병렬처리 기술과 DSP 기술의 장점을 접목하여 설계되었다. MDSP는 한 개의 데이터 경로가 목적에 따라 여러 개로 분할될 때 8, 16, 32, 40 비트 등의 다양한 데이터 형태의 처리가 가능하며, 멀티미디어 응용영역에서 핵심적인 역할을 하는 MAC 연산을 한 사이클에 2개를 수행하여 성능을 향상시킨다. 새롭게 제안된 스위칭 네트워크와 Packing 네트워크는 MPEG 디코딩, 인코딩, 콘볼루션 등의 알고리즘 처리시 연산과 데이터 변환을 중첩시켜 성능을 향상시킨다. Verilog HDL 모델을 구현하였고 0.6 ㎛ SOG 라이브러리(KG75000)를 이용하여 논리합성 및 시뮬레이션 하였다. 전체 게이트 수는 68,831개이며 MDSP는 30MHz에 동작한다.
DMB는 이동중에도 고품질 멀티미디어 방송의 시청을 가능하게 하는 새로운 디지털방송 규격으로 우리나라에서는 IT839 전략의 신 성장 산업인 디지털 TV와 함께 ‘8대서비스’ 품목에 포함되어 차세대 성장 엔진 사업으로 선정되었고 2005년 상반기에ETSI 표준으로 제정되었으며 2005년 12월 본 방송을 실시함으로써 세계 최초로 지상파 DMB 방송 시대를 눈앞에 두고 있다. 지상파 DMB 방송은 실시간 전자 상거래, 교육프로그램, 데이터 방송 서비스, TV 쇼핑, 재난 방송 등 그 활용 분야가 무궁무진하여 미래 생활의 패턴을 변화시킬 것으로 생각되고 있다. 한편 DMB 방송은 세계적으로는 유럽 노키아사의 ‘DVB-H’, 일본의 MBCo의 ‘위성 DMB’, 미국 Qualcomm사의‘MediaFLO’와 함께 세계 시장에서 경쟁하고 있다. 지상파 DMB 방송 수신을 위한 제품들은 전용 단말기 혹은 핸드폰, PDA 등에 장착되어 사용자에게 다가갈 것으로 예상되고 있으며 이를 위한 수신 칩 셋 개발 노력이 뜨겁게 이루어지고 있다. 본 고에서는 지상파 DMB를 위한 칩 셋 기술과 칩 셋 개발 동향에 대해 살펴 보고자 한다.
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[게시일 2004년 10월 1일]
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