An Efficient Cache Coherence Protocol for Multi-Core Processors with Ring Interconnects

링 연결구조 기반의 멀티코어 프로세서를 위한 캐시 일관성 유지 기법

  • 박진영 (고려대학교 전자전기공학과) ;
  • 최린 (고려대학교 전자전기공학과)
  • Published : 2008.11.15

Abstract

Today's microprocessor normally includes several processing cores to reduce the energy consumption without losing performance. In this paper, data transfer ordering mechanism can be efficiently used for cache coherence solution in unidirectional ring interconnect. RING-DATA ORDER combines the simplicity of GREEDY-ORDER and the performance of RING-ORDER. RING-DATA ORDER can be easily applicable to multicore processor with unidirectional ring interconnect.

SOC 기술의 발전과 더불어 최근 여러 개의 프로세서를 단일 칩에 집적한 멀티코어 프로세서가 기존 슈퍼스칼라 프로세서 구조에 비하여 보다 에너지 효율적으로 성능을 증가시키는 방안으로 채택되고 있다. 이에 온 칩 프로세서간 캐시 일관성 유지 문제가 시스템의 안정성과 성능에 큰 영향을 미치는 요소로 부각되고 있다. 본 논문에서는 단 방향 링 연결구조의 노드 순서와 데이타 전달 순서를 이용하여 캐시 일관성 유지 요청의 순서를 결정하는 RING-DATA ORDER를 제안하여 기존 GREEDY-ORDER 방식의 단점인 재 요청을 최소화하고 RING-ORDER의 단점인 토큰 관리의 부담을 없애면서 두 방식의 장점을 모두 가지는 캐시 일관성 유지 기법을 제안한다. RING-DATA ORDER는 기존의 공용 버스에 집중되는 일관성 유지 요청을 단 방향 링을 이용하여 각 노드에 골고루 배분함으로써 유효 대역폭을 높이고 데이타 전송 순서에 기반하여 간단하게 처리 순서를 결정할 수 있으므로 멀티코어에 쉽게 적용 가능한 캐시 일관성 유지 기법이다.

Keywords

References

  1. ARM. ARM11 MPCore Processor Technical Reference Manual (r1p0), page 1-3, page 7-2, 2008
  2. C. N. Keltcher, K. J. McGrath, A. Ahmed, and P. Conway. The AMD Opteron Processor for Multiprocessor Servers. IEEE Micro, 23(2):66-76, March- April 2003
  3. L. A. Barroso and M. Dubois. Cache Coherence on a Slotted Ring. In Proceedings of the International Conference on Parallel Processing, pages 230-237, Aug. 1991
  4. K. Gharachorloo, M. Sharma, S. Steely, and S. V. Doren. Architecture and Design of AlphaServer GS320. In Proceedings of the Ninth International Conference on Architectural Support for Programming Languages and Operating Systems, pages 13-24, Nov. 2000
  5. D. Gustavson. The Scalable Coherent Interface and related standards projects. IEEE Micro, 12(1): 10-22, Feb. 1992
  6. L. A. Barroso, K. Gharachorloo, R. McNamara, A. Nowatzyk, S. Qadeer, B. Sano, S. Smith, R. Stets, and B. Verghese. Piranha: A Scalable Architecture Based on Single-Chip Multiprocessing. In Proceedings of the 27th Annual International Symposium on Computer Architecture, pages 282-293, June 2000
  7. S. Kunkel. IBM Future Processor Performance, Server Group. Personal Communication, 2006
  8. B. Sinharoy, R. Kalla, J. Tendler, R. Eickemeyer, and J. Joyner. Power5 System Microarchitecture. IBM Journal of Research and Development, 49(4), 2005
  9. S. W. Chung, S. T. Jhang, and C. S. Jhon. PANDA: ring-based multiprocessor system using new snooping protocol. In International Conference on Parallel and Distributed Systems, pages 10-17, 1998
  10. Michael R. Marty and Mark D. Hill, Coherence Ordering for Ring-based Chip Multiprocessors, International Symposium on Microarchitecture, 2006
  11. Jeffery A. Brown, Proximity-Aware Directory- based Coherence for Multi-core Processor Architectures, Symposium on Parallelism in Algorithms and Architecture (SPAA), 2007
  12. Milo M.K. Martin, Token Coherence, PhD Thesis, University of Wisconsin-Madison, 2003