• Proceedings of the Korean Vacuum Society Conference
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• 2005.08a
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• pp.162-162
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• 2005

• Proceedings of the Korean Vacuum Society Conference
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• 2012.02a
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• pp.202-202
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• 2012

유연성 투명 전도막은 현대 전자산업의 발전에 있어 필수적인 부품소재로서, 가시광선의 투과율이 80% 이상이고 면저항이 $100{\Omega}/sq.$ 전후이며 휘거나 접히고 나아가 두루마리의 형태로도 응용이 가능한 소재를 일컫는다. 이러한 유연성 투명 전도막은 차세대 정보디스플레이 산업 및 유비쿼터스 사회의 중심이 되는 유연성 디스플레이, 터치패널, 발광다이오드, 태양전지 등 매우 다양한 분야에 응용이 기대된다. 이러한 이유로 고 신뢰성 유연성 투명 전도막 개발기술은 차세대 산업에 있어서의 핵심기술로 인식되고 있다. 현재로서는 인듐 주석 산화물(indium tin oxide; ITO) 및 전도성 유기고분자를 사용하여 투명 전도막을 제조하고 있으나, ITO 박막의 경우 인듐 자원의 고갈로 인한 가격상승 및 기판과의 낮은 접착력, 열팽창계수의 차이로 인한 공정상의 문제, 산화물 특유의 취성으로 인한 유연소자로서의 내구성 저하 등의 문제가 제기되고 있다. 전도성 유기고분자의 경우는 낮은 전기전도도와 기계적강도, 유기용매 처리 등의 문제점이 지적되고 있다. 따라서 높은 전기전도도와 투광도 뿐만 아니라 유연성을 지니는 재료의 개발이 요구되고 있는 실정이다. 최근 이러한 재료로서 그래핀(graphene)과 탄소나노튜브(carbon nanotube; CNT)를 중심으로 하는 탄소나노재료가 주목받고 있으며 많은 연구가 활발히 진행되고 있다. 본 연구에서는 열화학기상증착법(thermal vapor deposition; TCVD)으로 합성된 그래핀 및 CNT를 이용하여 탄소나노재료 복합체 기반의 유연성 투명 전도막을 제작하고 그 특성을 평가하였다. 그래핀과 CNT합성을 위한 기판으로는 각각 300 nm 두께의 니켈과 1 nm 철이 증착된 실리콘 웨이퍼를 이용하였으며, 원료가스로는 메탄(CH4)과 아세틸렌(C2H2)등의 탄화수소가스를 이용하였다. 그래핀의 경우 원료가스의 유량, 합성온도, 냉각속도를 변경하여 대면적으로 두께균일도가 높은 그래핀을 합성하였으며, CNT의 경우 합성시간을 변수로 길이 제어합성을 도모하였다. 합성된 그래핀은 식각공정을, CNT는 스프레이 증착공정을 통해 고분자 기판(polyethylene terephthalate; PET) 위에 순차적으로 전사 및 증착하여 탄소나노재료 복합체 기반의 유연성 투명 전도막을 제작하였다. 제작된 탄소나노재료 복합체 기반의 유연성 투명 전도막은 물리적 과부하를 받았을 때 발생할 수 있는 유연성 투명 전도막의 구조적결함에 기인하는 전도성 저하를 보상하는 특징이 있어, 그래핀과 탄소나노튜브 각각으로 제조된 유연성 투명 전도막보다 물리적인 하중이 반복적으로 인가되었을 때 내구성이 향상되는 효과가 있다. 40% 스트레인을 반복적으로 인가하였을 때 그래핀 투명 전도막은 20 사이클 이후에 면저항이 $1-2{\Omega}/sq.$에서 $15{\Omega}/sq.$ 이상으로 급증한 반면 그래핀-CNT 복합체 투명 전도막은 30사이클까지 $1-2{\Omega}/sq.$ 정도의 면저항을 유지하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2006.11a
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• pp.81-82
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• 2006

SOI(Silicon-On-Insulator) MOSFET의 전기적 특성에 미치는 게이트 산화막과 계면준위 밀도의 관계를 조사하였다. 결함이 발생하지 않는 얕은 소스/드레인 접합을 형성하기 위하여 급속열처리를 이용한 고상확산방법으로 제작한 SOI MOSFET 소자는 급속열처리 과정에서 계면준위가 증가하여 소자의 특성이 열화된다. 이를 개선하기 위하여 $H_2/N_2$ 분위기에서 후속 열처리 공정을 함으로써 소자의 특성이 향상됨을 볼 수 있었다. 이와같이 급속열처리 공정과 $H_2/H_2$ 분위기에서의 후속 열처리 공정이 소자 특성에 미치는 영향을 분석하기 위하여 소자 시뮬레이션을 이용하여 게이트 산화막과 채널 사이의 계면준위 밀도를 분석하였다. 그 결과, n-MOSFET의 경우에는 acceptor-type trap, p-MOSFET의 경우에는 donor-type trap density가 소자특성에 큰 영향을 미치는 것을 확인하였다.

• The KSFM Journal of Fluid Machinery
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• v.6 no.3 s.20
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• pp.21-27
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• 2003

Dispersion of coolant jets in a film cooling flow field is the result of a highly complex interaction between the film cooling jets and the mainstream. In order to investigate the effect of blowing ratios on the film cooling of a turbine blade, cylindrical body model is used. Mainstream Reynolds number based on the cylinder diameter is $7.1{\times}10^4$. The effects of coolant flow rates are studied for blowing ratios of 0.7, 1.0, 1.3 and 1.7, respectively. The temperature distribution of the cylindrical model surface is visualized with infrared thermography (IRT). Results show that the film cooling performance could be significantly improved by the shaped injection holes. For higher blowing ratio, the spanwise-diffused injection holes are better due to the lower momentum flux away from the wall plane at the hole exit.

• Proceedings of the Korean Vacuum Society Conference
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• 2011.08a
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• pp.264-264
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• 2011

1T-1C로 구성되는 기존의 dynamic random access memory (DRAM)는 데이터를 저장하기 위해 적절한 커패시턴스를 확보해야 한다. 따라서 커패시터 면적으로 인한 집적도의 한계에 직면해있으며, 이를 대체하기 위한 새로운 DRAM인 1T- DRAM이 연구되고 있다. 기존의 DRAM과 달리 silicon-on-insulator (SOI) 기술을 이용한 1T-DRAM은 데이터 저장을 위한 커패시터가 요구되지 않는다. 정공을 채널의 중성영역에 축적함으로서 발생하는 포텐셜 변화를 이용하며, 이때 발생하는 드레인 전류차를 이용하여 '0'과 '1'을 구분한다. 기존의 완전공핍형 평면구조의 1T-DRAM은 소스 및 드레인 접합부분에서 발생하는 누설전류로 인해 '0' 상태의 메모리 유지특성이 열화되는 단점을 가지고 있다. 따라서 메모리의 보존특성을 향상시키기 위해 소스/드레인 접합영역을 줄여 누설전류를 감소시키는 구조를 갖는 1T-DRAM의 연구가 필요하다. 또한 고유전율을 가지는 Si3N4를 이용한 oxide-nitride-oxide (ONO)구조의 게이트 절연막을 이용하면 동일한 두께에서 더 낮은 equivalent oxide thickness (EOT)를 얻을 수 있기 때문에 보다 저 전압에서 1T-DRAM 동작이 가능하여 기존의 SiO2 단일층을 이용한 1T-DRAM보다 동일 전압에서 더 큰 sensing margin을 확보할 수 있다. 본 연구에서는 누설전류를 감소시키기 위하여 소스 및 드레인이 채널위로 올려진 recessed channel 구조에 ONO 게이트 절연막을 적용한 1T-DRAM을 제작 및 평가하고, 본 구조의 1T-DRAM적용 가능성 및 ONO구조의 게이트 절연막을 이용한 sensing margin 개선을 확인하였다.

• Journal of Conservation Science
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• v.34 no.6
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• pp.459-470
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• 2018

Cellulose nitrates were used for folklore artifacts(ornamental beads and pipes in hatstrings, frames of eyeglasses, ornamental eyeglass cases, headband ornaments, and jeogori buttons) between the 19th and 20th centuries; however, they are susceptible to cracking, crazing, embrittlement, and crumbling due to deterioration. To consolidate and adhere deteriorated cellulose nitrate folklore artifacts, water-soluble acrylic emulsion adhesives were investigated. For consolidation, Plextol D 498, which has the lowest viscosity in low concentrations, was used. In adhesive films whose glass transition temperature(Tg) is lower than room temperature, the tensile stress and modulus decreased and the strain increased; therefore, the flexibility was high. The Plextol D 498 and Plextol D 498 and Dispersion K 52 films maintained their adhesiveness and flexibility after artificial-sunlight-accelerated ageing, and Plextol D 498 and Dispersion K 52 films hardly caused yellowing. Plextol D 498 was the most stable for accelerating ageing. A low concentration of Plextol D 498 emulsion resulted in the best permeability on the surface of cellulose nitrate, compared with other acrylic emulsions. To prevent ornamental hatstrings from cracking, crazing, embrittlement, and crumbling, a Plextol D 498 emulsion was used. After applying low concentrations(1%, 3%) of the emulsion to consolidate the fragments and high concentration to adhere the fragments, the ornamental hatstrings were protected from crumbling by deterioration, and their fragments were well-adhered. To preserve it from deterioration by oxygen and humidity, the treated ornament was sealed with an oxygen-barrier film using a low-humidity oxygen scavenger.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.259-259
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• 2016

반도체 산업 전반에 걸쳐 이루어지고 있는 연구는 소자를 더 작게 만들면서도 구동능력은 우수한 소자를 만들어내는 것이라고 할 수 있다. 따라서 소자의 미세화와 함께 트랜지스터의 구동능력의 향상을 위한 기술개발에 대한 필요성이 점차 커지고 있으며, 고유전(high-k)재료를 트랜지스터의 게이트 절연막으로 이용하는 방법이 개발되고 있다. High-k 재료를 트랜지스터의 게이트 절연막에 적용하면 낮은 전압으로 소자를 구동할 수 있어서 소비전력이 감소하고 소자의 미세화 측면에서도 매우 유리하다. 그러나, 초미세화된 소자를 제작하기 위하여 high-k 절연막의 두께를 줄이게 되면, 전기적 용량(capacitance)은 커지지만 에너지 밴드 오프셋(band-offset)이 기존의 실리콘 산화막(SiO2)보다 작고 또한 열공정에 의해 쉽게 결정화가 이루어지기 때문에 누설전류가 발생하여 소자의 열화를 초래할 수 있다. 따라서, 최근에는 이러한 문제를 해결하기 위하여 게이트 절연막 엔지니어링을 통해서 누설전류를 줄이면서 전기적 용량을 확보할 수 있는 연구가 주목받고 있다. 본 실험에서는 high-k 물질인 Ta2O5와 SiO2를 적층시켜서 누설전류를 줄이면서 동시에 높은 캐패시턴스를 달성할 수 있는 게이트 절연막 엔지니어링에 대한 연구를 진행하였다. 먼저 n-type Si 기판을 표준 RCA 세정한 다음, RF sputter를 사용하여 두께가 Ta2O5/SiO2 = 50/0, 50/5, 50/10, 25/10, 25/5 nm인 적층구조의 게이트 절연막을 형성하였다. 다음으로 Al 게이트 전극을 150 nm의 두께로 증착한 다음, 전기적 특성 개선을 위하여 furnace N2 분위기에서 $400^{\circ}C$로 30분간 후속 열처리를 진행하여 MOS capacitor 소자를 제작하였고, I-V 및 C-V 측정을 통하여 형성된 게이트 절연막의 전기적 특성을 평가하였다. 그 결과, Ta2O5/SiO2 = 50/0, 50/5, 50/10 nm인 게이트 절연막들은 누설전류는 낮지만, 큰 용량을 얻을 수 없었다. 한편, Ta2O5/SiO2 = 25/10, 25/5 nm의 조합에서는 충분한 용량을 확보할 수 있었다. 적층된 게이트 절연막의 유전상수는 25/5 nm, 25/10 nm 각각 8.3, 7.6으로 비슷하였지만, 문턱치 전압(VTH)은 각각 -0.64 V, -0.18 V로 25/10 nm가 0 V에 보다 근접한 값을 나타내었다. 한편, 누설전류는 25/10 nm가 25/5 nm보다 약 20 nA (@5 V) 낮은 것을 확인할 수 있었으며 절연파괴전압(breakdown voltage)도 증가한 것을 확인하였다. 결론적으로 Ta2O5/SiO2 적층 절연막의 두께가 25nm/10nm에서 최적의 특성을 얻을 수 있었으며, 본 실험과 같이 게이트 절연막 엔지니어링을 통하여 효과적으로 누설전류를 줄이고 게이트 용량을 증가시킴으로써 고집적화된 소자의 제작에 유용한 기술로 기대된다.

• Corrosion Science and Technology
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• v.11 no.3
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• pp.96-102
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• 2012

Outer diameter stress corrosion cracking (ODSCC) has occurred for Alloy 600 (Ni 75 wt%, Cr 15 wt%, Fe 10 wt%) as a heat exchanger tube of the steam generator (SG) in nuclear power plants (NPP) during long term operation. Among many causes for SCC, lead (Pb) is known to be one of the most deleterious species in the secondary system. In the present work, the oxide formed on Alloy 600 was characterized as a function of the PbO content in 0.1 M NaOH at $315^{\circ}C$ by using an electrochemical impedance spectroscopy (EIS), a transmission electron microscopy (TEM), equipped with an energy dispersive x-ray spectroscopy (EDS). The oxide property was analyzed in view of SCC susceptibility.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.7
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• pp.23-31
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• 2008

Experiment results are presented for gate oxide degradation under the constant voltage stress conditions using MOSFETs with 3-nm-thick gate oxides that are treated by deuterium gas. Two kinds of methods, annealing and implantation, are suggested for the effective deuterium incorporation. Annealing process was rather difficult to control the concentration of deuterium. Because the excess deuterium in gate oxide could be a precursor for the wear-out of gate oxide film, we found annealing process did not show improved characteristics in device reliability, compared to conventional process. However, deuterium implantation at the back-end process was effective method for the deuterated gate oxide. Device parameter variations as well as the gate leakage current depend on the deuterium concentration and are improved by low-energy deuterium implantation, compared to those of conventional process. Especially, we found that PMOSFET experienced the high voltage stress shows a giant isotope effect. This is likely because the reaction between "hot" hole and deuterium is involved in the generation of oxide trap.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.35 no.1A
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• pp.80-86
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• 2010

This work has been measured and analyzed the device degradation of NBTI (Negative Bias Temperature Instability) stress induced the increase of gate-induced-drain-leakage(GIDL) current for p-MOS transistors of gate channel length 0.13 [${\mu}m$]. From the relation between the variation of threshold voltage and subthreshold slop by NBTI stress, it has been found that the dominant mechanism for device degradation is the interface state generation. From the GIDL measurement results, we confined that the EHP generation in interface state due to NBTI stress led to the increase of GIDL current. As a results, one should take care of the increased GIDL current after NBTI stress in the ultra-thin gate oxide device. Also, the simultaneous consideration of reliability characteristics and dc device performance is highly necessary in the stress parameters of nanoscale CMOS communication circuit design.