• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.388-390
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• 2006

컴퓨터 연구에 있어서 과거에는 주로 성능 향상을 위한 연구가 진행되었으나, 최근에는 모바일, 유비쿼터스 환경의 도래와 함께 성능에 비례한 전력 소모 문제가 최대의 연구 과제로 대두되고 있다. 전력 소모문제는 컴퓨터 시스템 중 가장 큰 부분을 차지하는 마이크로프로세서를 비롯하여 그래픽 프로세서 메모리, 하드디스크 드라이브를 포함하는 I/O 디바이스, 그리고 메인보드에서 소모되는 누설 전류에 이르기까지 다양한 부문에서 연구되어 지고 있다. 본 논문에서는 각 구성 요소를 모두 포함하는 컴퓨터 시스템에 있어서 전력 소모를 감소하기 위한 주파수 스케일링 방법을 설계 구현하고, 컴퓨터 시스템 레벨에서의 전력 감소 효과를 제시한다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.27 no.4C
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• pp.388-397
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• 2002

We designed a SIMD-DSP/FPU that can efficiently improve multimedia processing performance when integrated into high-performance embedded microprocessors. We proposed partitioned architectures and new schemes for several functional units to reduce chip area. Sharing functional units reduces the area of FPU significantly. The proposed architecture is modeled in HDL and synthesized with a 0.35$\mu\textrm{m}$ standard cell library. The chip area is estimated to be about 100,000 equivalent gates. The designed unit can run at higher than 50MHz clock frequency of CPU core under the worst-case operating conditions.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.12 no.3
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• pp.224-238
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• 1987

In the proposed spectrum analyzer, open-loop VCO is replaced with PLL synthesizer incorporating digital frequency synthesizer using modulofunction for measuring precise frequencys. Three different frequency bands and channel spacings are realized by single loop synthesizer through the effective design of the system. The newly designed system with square detection has a good linearity of input range from 10mV to 8.5V, as a result the input sensitivity has been improved up to 500uV. The storage function enables us to analyze not only periodic but also nonperiodic wave-form and zoom-in function expands frequency resolution eight times for the dense spectra.

• The Journal of the Institute of Internet, Broadcasting and Communication
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• v.23 no.5
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• pp.115-121
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• 2023

RISC-V is an open-source instruction set architecture, and anyone can freely design and implement a RISC-V microprocessor. This paper designes and simulates the RISC-V architecture, synthesizing it in FPGA and verifying it using logic analyzer (ILA). RISC-V core is written in SystemVerilog, which has efficient design and high reusability, and can be used in various application fields. The RISC-V core is implemented as hardware by synthesizing it on the Ultra96-V2 FPGA board using Vivado, and the accuracy and operation of the design are verified through Integrated Logic Analyzer(ILA). As a result of the experiment, it is confirmed that the designed RISC-V core performs the expected operation, and these results can contribute to the design and verification of RISC-V based systems.

• Journal of the Korea Society of Computer and Information
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• v.15 no.1
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• pp.51-59
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• 2010

Apartment complex, buildings, markets and department stores have inner parking lots which can accept many cars but drivers waste lots of times to find the empty parking spaces in crowding parking lots. In this paper, we proposed the inner parking information support system based on microprocessor which can decrease roaming times to find vacant parking spot in confusing parking lots through notice monitor and provide SMS to make it easy to find parked place. Proposed system consist with RFID system for detecting access of cars, microprocessor system for processing data of checking existence of cars on parking spots and communicating with server, and server system which processes information of cars' in and out, guides empty parking spots and parked location to drivers. Suggested system is realized by handmade model parking lot size of 8 cars, and we confirmed practicality by providing information using parking notice monitor and single message service.

• The Journal of Korea Institute of Information, Electronics, and Communication Technology
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• v.1 no.1
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• pp.79-84
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• 2008

Proposed EEFL inverter design method with Dimming control to use microprocessor. Reduce power loss using Energy Recovery method, and design inverter control program that use RS-232 communication. Also, low temperature driving time shortened 50% that use duty variable control.

• The Proceedings of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.8 no.6
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• pp.50-55
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• 1994

본 논문에서는 배전계통에서의 통신 환경을 고려하여 개발 사양을 설계하였으며 이러한 기본적인 통신사양을 근거로 배전계통 자동화를 위한 통신제어 시스템을 설계 제작하였다. 그리고, 통신제어 시스템의 성능을 vd가하기 위해서 특성시험을 실시한 결과 모뎀의 비트 찌그러짐은 3.6[%]를 나타냈으며 비트 오차율은 약 1$\times$10-6으로써 통신 신뢰도가 양호한 시스템임을 확인할 수 있었다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.436-437
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• 2009

본 논문에서는 로봇을 제작하고 응용함으로써 창의력을 키우고 실험과 제작을 통하여 협동심을 기르도록 하는 공학 과정을 설계하였다. 마이크로프로세서 및 무선 전송 장치 등의 차세대 유비쿼터스 개념을 통하여 이해하고 응용 및 활용하는 과정과, 반도체에 응용 제품인 컴퓨터에 대한 이론을 배우고 실습하는 과정으로 이루어져 있다. 청소년들에게 로봇을 통한 대화 공간 마련과 로봇 프로그램을 통해 과학 및 로봇분야의 인재 발굴에 기여하고 로봇에 대한 공감대 확산 및 과학 프로그램의 모델을 제시 하였다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.37 no.12
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• pp.79-90
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• 2000

In this paper, a high-performance floating point unit, which is suitable for high-performance superscalar microprocessors and supports IEEE 754 standard, is designed. Floating-point arithmetic unit (AU) supports all denormalized number processing through hardware, while eliminating the additional delay time due to the denormalized number processing by proposing the proposed gradual underflow prediction (GUP) scheme. Contrary to the existing fixed-radix implementations, floating-point divide/square root unit adopts a new architecture which determines variable length quotient bits per cycle. The new architecture is superior to the SRT implementations in terms of performance and design complexity. Moreover, sophisticated exception prediction scheme enables precise exception to be implemented with ease on various superscalar microprocessors, and removes the stall cycles in division. Designed floating-point AU and divide/square root unit are integrated with and instruction decoder, register file, memory model and multiplier to form a floating-point unit, and its function and performance is verified.

• Proceedings of the Korea Multimedia Society Conference
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• 2002.05d
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• pp.1146-1150
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• 2002

멀티미디어 데이터 처리나 암호화 알고리즘같은 계산량이 많고 마른 시간안에 처리되어야하는 어플리케이션들을 처리하기 위하여 최근의 컴퓨팅 환경은 재구성가능한 시스템과 일반적인 마이크로 프로세서가 결합된 시스템을 폭넓게 활용하고 있다. 이러한 시스템의 시장적응성을 높이기 위해서는 프로토타입을 제작하기 전에 설계변수에 따른 성능수치를 이미 예측하여 최소의 비용으로 시스템의 수행시간 및 자원제약사향을 만족할 수 있는 구조를 찾아내는 것이 필수적이다. 본 논문에서는 Y-chart 설계방법의 기본 개념을 Hybrid 시스템에 적용가능하도록 확장하여, 재구성 가능한 시뮬레이터를 개발하였고, 이를 기반으로 H.263 인코더 모델을 어플리케이션모델로 하고 FPGA와 일반적인 프로세서를 사용하는 가상의 시스템을 하드웨어 모델로하여 설계공간탐색을 진행하였다. 설계공간 탐색을 통한 시뮬레이션 결과는 시스템 설계자들에게 실제 포로토타입을 구축하지 않고 최적의 설계변수를 결정할 수 있게 하여 설계시간과 설계비용을 현저하게 줄여줄 것으로 기대된다.