수중음향 채널은 다양한 경로들이 상호 간섭하여 주파수에 따른 보강 또는 상쇄 간섭을 보이는 다중경로 페이딩 채널로 정의된다. 따라서 수신신호의 신호 대 잡음비는 주파수에 따라 변화한다. 아울러 해면변동은 해면 반사경로의 코히어런트 성분의 주파수에 따른 시변 페이딩을 야기한다. 주파수 편이 키잉 시스템은 이러한 간섭과 페이딩에 덜 민감하여 강인한 시스템으로 알려져 있으며 전송률을 높이기 위해 다진 주파수 편이 키잉 시스템으로 사용되고 있다. 본 연구에서는 4 채널 4진 주파수 편이 키잉 시스템의 비트오류율을 천해 다중경로 채널에서 실험하였다. 실험결과 주파수 종속 시변 수중 음향 다중경로 페이딩은 연집오류를 발생시키는 특성을 보여 리드 솔로몬 코드가 4진 주파수 편이 키잉 시스템의 비트오류율을 효과적으로 경감시키는지를 보였다. 따라서 데이터 전송율 혹은 송수신기 거리에 따른 비트 오류율은 채널의 대역폭뿐만 아니라 주파수 종속 다중 경로 페이딩에 좌우됨을 보인다.
원격측정 시스템은 무인기, 위성 발사체 등의 비행체 개발과정에서 비행 데이터 수집과 모니터링을 위해 비행체 내 다양한 신호를 계측하여 지상으로 전송하는 통신시스템이다. 최근 무선통신 기술의 발전으로 비행 데이터의 전송 과정에서 일어날 수 있는 보안 위협에 대응하기 위해 원격측정 시스템의 암호화 기술 적용은 중요해지고 있다. 따라서 본 논문에서는 원격측정 시스템의 암호화 적용을 위해 국가 표준 암호 알고리즘인 ARIA-256의 적용 방법을 제안하고 구현하였다. 블록 오류 확산과 원격측정 프레임의 특성을 고려하여 CTR (counter) 모드를 응용하고, 위성통신 표준화 기구(CCSDS)에서 권장하는 리드솔로몬 코드를 적용할 수 있도록 프레임을 구성하여 암호화하였다. ARIA-256 알고리즘과 암호 프레임은 FPGA(filed programmable gate array)로 구현하였고 시뮬레이션과 하드웨어 검증 시스템을 통해 연속성 있는 프레임의 암호화를 확인하였다.
설계되는 시스템의 규모가 커지고 복잡해지므로 이를 빠른 시간 내에 효율적으로 검증하기 위한 상위 단계에서의 검증 기술의 개발이 중요하게 되었다. 본 연구에서는 하드웨어와 소프트웨어가 혼합되어 있는 시스템을 위한 상위 단계에서의 검증기술을 개발하였다. 에뮬레이션 또는 시뮬레이션만을 수행하는 것보다 빠르고 우수하게 기능적으로 검증하기 위해, 하드웨어와 소프트웨어 부분으로 분할한 후 인터페이스 회로를 이용하여 구현 가능하도록 하였다. 그리고, 상위 단계의 회로를 쉽게 하드웨어를 이용하여 검증하기 위한 설계 지침들을 제시하였다. 본 방법을 이용하여 리드-솔로몬 디코더 회로에 대한 검증을 수행한 결과 시뮬레이션만을 수행한 경우에 비하여 modified Euclid 알고리즘 수행 블록은 12,000배 이상의 속도로 검증을 수행할 수 있었으며, 전체 검증 시간도 반 이하로 줄었다.
무선 스마트카드는 빌딩 보안 어플리케이션에 주된 역할을 하고 있다. 본 연구는 사용자에게 보다 편리함을 주고 스마트카드 시스템의 성능 개선을 제안한다. 스마트카드는 카드 리더기에 삽입을 하지 않고 장치에서 수센티미터 떨어져도 접근이 허용된다. 적응형 변조와 오류 제어를 통해 전력소비를 제어하는 성능은 필요하다. 본 논문에서는 적응형 리드 솔로몬 코드 기반의 FEC와 링크에서 M계수를 변화시킨 M-FSK변조에 대하여 연구한다. 적응형 변조와 적응형 오류 정정은 다른 다양한 정적스키마와 에너지 효율을 비교한 결과 50% 이상 에너지를 저장한다.
본 논문에서는 pulse burst jammer가 존재하는 주파수 도약 대역확산 통신 환경하에서 쇄상부호 시스템의 적응 복호화 방식을 제안하고, 그것의 성능을 분석하였다. 쇄상부호 시스템의 내부부호로는 이진 BCH 부호를 사용하였고, 외부부호로는 널리 알려진 리드 솔로몬(Reed-Solomon) 부호를 사용하였다. 본 논문에서 고려된 복호화 방식은 통식채널을 통과할 때 발생하는 일반적인 잡음에 의한 비트오류 뿐만 아니라, Jammer에 대한 side information을 이용하여 발생되는 erasure까지 동시에 정정할 수 있는 복호화 기법을 사용하였으며, 특히 제안된 적응 복호화 방식에서는 가해지는 jamming 신호의 크기에 따라 적응적으로 복호화 방식을 변화시킴으로써 jamming 신호의 변화에 효과적으로 대처할 수 있도록 하였다. 복호화 방식의 성능 평가를 위해 전체 블록 오류 확률이 사용되었으며, 컴퓨터 계산 결과, 제안된 적응 복호화 방식의 성능이 기존의 복호화 방식보다 훨씬 우수함을 볼 수 있다.
본 논문은 전력선통신시스템 (Power Line Communications)을 위한 초고속 오류정정 부호화기 회로에 관한 설계방법론과 회로의 동작속도, 회로복잡성과 레이턴시에 직접적으로 기여하는 핵심 GF (Galois Field) 연산기들의 역할 및 이들의 설계결과에 관해 설명한다. 특히, 이러한 설계방법에 충실한 오류정정 부호화기회로는 입출력 병렬구조의 세미-시스톨릭 (Semi-systolic) 아키텍처를 갖는 고속의 내부 핵심 GF 연산기회로들을 채택함으로써 고속 연산을 가능토록 한다. 최적화된 GF곱셈연산기를 기반으로 설계되어진 리드-솔로몬 (Reed-Solomon) 오류정정 부호화기는 전력선 채널상에서 데이터를 전송 시 발생되는 연집오류들을 효과적으로 복원하도록 하는 대표적인 부호화기로 이미 존재하는 다른 회로들에 비해 동작속도, 회로의 복잡성, 및 레이턴시 측면에서 그 성능이 월등히 뛰어나므로, 실제 초고속 전력선 통신시스템의 설계 및 구현 시 효과적으로 이용될 수 있다.
디지털 통신 시스템에서 인터리버는 채널상에서 발생하는 연집 오류를 분산시켜 랜덤한 오류로 바꾸어 준다. 그 결과로 신호는 특정 방식으로 재배치되고 송신단의 정보를 모르는 제 3자에 대해서 이 신호는 암호화 된다. 이러한 미지의 신호를 복원해 내는 기술은 전자전에 있어서 매우 중요하며 이에 대한 기존의 연구는 주로 비트단위 인터리버나 헬리컬 스캔 인터리버 추정에 대해 이루어져 왔다. 본 논문에서는 채널 부호의 선형성을 이용하여 단축 리드 솔로몬 부호화된 신호의 심볼 단위 길쌈 인터리버 단 수, 부호어 길이, 부호어 정보 심볼 수 등의 인터리버 파라미터를 추정하는 알고리즘을 제안한다. 그리고 컴퓨터 모의실험을 통해 이를 검증한다.
최근 멀티미디어 통신 시스템에서 유한체는 암호화 알고리즘에 적용되어지고 있으며. 특히 타원곡선 알고리즘 및 리드 솔로몬 등의 에러정정 코드는 유한체 상에서 정의 되어진다. 또한 많은 응용분야에서 유한체 연산의 실시간 처리를 요하므로 유한체 연산을 위한 전용 하드웨어 설계가 필요하게 되었고 이에 대한 많은 연구가 수행되어지고 있다. 본 논문에서는 합성체(Composite Field)를 이용하여 GF($2^8$)의 유한체의 역원을 계산할 수 있는 알고리즘을 제시하고 이를 하드웨어로 구현하여 현재 사용되어 있는 'Itoh and Tsujii' 하드웨어 구조와 면적 및 계산 속도의 성능을 비교 하였다. 또한 AES의 SubBytes 블록에 이를 삽입하여 FPGA 에뮬레이터 보드 상에서 구현하여 성능평가를 통하여 제시된 알고리즘의 우수성을 확인하였다.
본 논문에서는 주파수대역 직접확산방식 (DS-SS)의 비행종단시스템을 제안하였고 FPGA를 이용하여 구현된 결과를 보여준다. DS-SS방식의 비행종단시스템은 간섭신호와jamming에 강한 특성이 있을 뿐만 아니라 확산코드를 사용함으로써 인증과 암호화의 효과를 얻을 수 있다. 또한 기존의 아날로그 FM방식의 종단시스템에 비하여 전력을 크게 줄일 수 있다. 오류정정을 위하여 리드-솔로몬(32, 28)코드를 적용하였고 데이터를 암호화하기 위하여 3중 Data Encryption Standard (3DES)암호화를 하였다. 그리고 counter알고리즘을 적용하여 외부 장치의 간섭으로부터 비행체를 보호할 수 있도록 하였다. I채널과 Q채널의 확산코드는 GOLD코드생성기를 이용하여 생성하였다. 시스템은 ALTERA EPXA1F484C3 디바이스로 지상시스템을 구현하였고, FLEX계열인 EPF10K100ARC240 디바이스를 사용하여 비행종단 탑재시스템을 구현하였다.
본 논문에서는 리드-솔로몬(Reed-Solomon) 복호기를 위한 새로운 E-DCME(enhanced degree computationless modified Euclid's) 알고리즘 및 하드웨어 구조를 제안한다. 제안하는 E-DCME 알고리즘은 새로운 초기 조건을 사용하여 기존 수정 유클리드 알고리즘 및 DCME 알고리즘에 비해 $T_{mult}+T_{add}+T_{mux}$의 짧은 최대 전달 지연(critical path delay)를 갖는다. 시스톨릭 에레이(systolic array)를 이용한 제안하는 구조는 키 방정식(key equation) 연산을 위해서 초기 지연 없이 2t-1 클록 사이클만을 필요로 하여 고속의 키 방정식 연산이 가능하다. 또한, 기존 DCME 알고리즘에 비해 사용하는 기본 셀의 개수가 적어 하드웨어 복잡도가 낮다. 전체 3t 개의 기본 셀(basic cell)을 사용하는 E-DCME 구조는 오직 하나의 PE(processing element)를 사용하므로 규칙성(regularity) 및 비례성(scalability)을 갖는다. $0.18{\mu}m$ 삼성 라이브러리를 사용하여 논리합성을 수행한 결과 E-DCME 구조는 18,000개의 게이트로 구성된다.
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[게시일 2004년 10월 1일]
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