• The Transactions of the Korean Institute of Electrical Engineers
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• v.44 no.2
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• pp.222-227
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• 1995

A new IGBT structure, which may suppress latch-up phenomena considerably, is proposed and verified by MEDICI simulation. The proposed structure employing the segmented $n^{+}$ buffer layer increases latch-up current capability due to suppression of the current flowing through the resistance of $p^{-}$ well, $R_{p}$, which is the main cause of latch-up phenomena without degradation of forward characteristics. The length of the $n^{+}$ buffer layer is investigated by considering the trade-off between the latch-up current capability and the forward voltage drop. The segmented $N^{+}$ buffer layer results in better latch-up immunity in comparison with the uniform buffer layer.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.41 no.3
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• pp.8-8
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• 2004

본 논문에서는 새로운 interpolation-2 방식의 비교기 구조를 제안하여 칩 면적과 전력 소모를 줄이며 오류정정 회로를 내장하는 6-비트 70㎒ ADC를 설계하였다. Interpolation 비교기를 적용하지 않은 flash ADC의 경우 2n개의 저항과 2n -1개의 비교기가 사용되며 이는 저항의 수와 비교기의 수에 비례하여 많은 전력과 큰 면적을 필요로 하고 있다. 또한, interpolation-4 비교기를 적용한 flash ADC는 면적은 작으나 단조도, SNR, INL, DNL 특성이 떨어진다는 단점이 있었다. 본 논문에서 설계한 interpolation-2 방식의 ADC는 저항, 비교기, 앰프, 래치, 오류정정 회로, 온도계코드 디텍터와 인코더로 구성되며, 32개의 저항과 31개의 비교기를 사용하였다. 제안된 회로는 0.18㎛ CMOS 공정으로 제작되어 3.3V에서 40mW의 전력소모로 interpolation 비교기를 적용하지 않은 flash ADC에 비해 50% 개선되었으며, 칩 면적도 20% 감소되었다. 또한 노이즈에 강한 오류정정 회로가 사용되어 interpolation-4 비교기를 적용한 flash ADC 에 비해 SNR이 75% 개선된 결과를 얻었다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06b
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• pp.277-279
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• 2006

본 논문에서는 스크래치 텍스처 및 형태특성을 이용하여 모든 종류의 스크래치를 자동으로 검출 할 수 있는 방법을 제안한다. 제안한 방법은 텍스처 분류 단계와 형태 필터링 단계를 구성된다. 텍스처 분류단계에서는 스크래치의 텍스처 정보를 이용하여 입력영상의 각 화소를 스크래치와 비스크래래치 영역으로 분류한다. 이때 분류기로 신경망을 사용한다. 형태필터링단계에서는 스크래치의 형태정보에 기반하여 설계된 원소구조를 사용하는 모폴로지 필터를 사용하여 잘못 분류된 스크래치 영역을 제거한다. 제안된 방법의 평가를 위해 다양한 종류의 스크래치를 가진 영화 및 애니메이션 데이터에 대해 실험이 이루어 졌고, 그 결과 제안된 방법의 강건함과 효율성이 입증되었다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.61-62
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• 2011

실리카 나노입자를 분산시킨 기능성 코팅 소재를 개발하였다. 본 기능성 코팅 소재는 마그내슘 판재에 적용하여 내스크래치 및 내부식성을 향상시키기 위한 것이다. 최근 마그네슘 판재는 스마트 폰 및 이동통신 기기의 외장재소재로 각광을 받고 있다. 그러나 표면의 기계적 강도가 약하고, 특히 수분에 의한 부식이 심각하여 사용에 많은 제한을 받고 있다. 본 연구에서는 실리카 나노입자가 분산된 유무기 하이브리드 코팅을 적용하여 기계적 강도 및 내부식성을 향상하고자 하였다. 분산하는 나노입자의 크기를 달리하여 코팅층으로부터 각각 다른 물리적 화학적 특성을 유도할 수 있었다. 각 코팅 층의 특성은 연필경도, 기판 휨 각도, 그리고 electrochemical impedance spectroscopy 등을 이용하여 평가하였고, 최종적으로 휴대폰 신뢰성 평가 기법을 적용하여 상용화 적용성도 평가하였다.

• Design & Manufacturing
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• v.9 no.2
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• pp.16-19
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• 2015

In this paper, The experimental study on the crack during press forming of the door latch assembly for a vehicle door is performed. Length to be inserted into the conventional mold upper die punch is 20 mm, wherein the cracks are generated on the product surface and causes a secondary quality problem. In this study, the length to be inserted in the mold upper die punch 0 mm, 10 mm, 20 mm, which was changed to perform the experiment. Through the experiment, the length inserted into the mold can be seen that the upper die punch of the press forming conditions optimized when the 0 mm.

• Proceedings of the KIEE Conference
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• 2002.11a
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• pp.159-160
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• 2002

본 논문에서는 반도체 응용부문 중 그 활용도가 높은 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)의 새로운 구조를 제안하였다. 제안한 소자를 가지고 전자회로의 구성할 때 인접 디바이스들과 연계되어 발생되는 래치 업(latch-up)을 근본적으로 제거하고, 개별소자의 완전한 절연을 실현하였으며 누설전류 또한 제거된다. 이는 SOI기판 위에 벌크실리콘 공정을 이용하여 구현된다. 즉, 소자 양옆의 트랜치 웰(Trench-well)과 SOI 기판의 절연층으로 소자의 독립성을 지켜준다. 또한 게이트 절연층을 트랜치 구조로 기존 MOS구조의 채널 부분에 위치시키고 드레인과 소스를 위치시켜 자연적으로 자기정렬이 되어진다. 이와 같은 과정으로 게이트-소스, 게이트-드레인 기생 커패시터의 효과를 현저히 줄일 수 있다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2009.10a
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• pp.198-199
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• 2009

티타늄과 스테인리스 기판위에 졸-겔 코팅법으로 무기질 보호막을 형성하였고 기계적 특성을 테스트 하였다. 무기질 보호막은 금속 표면위에 졸-겔 코팅용액을 스프레이 코팅하여 제작하였다. 티타늄과 스테인리스 기판위에 적용한 무기질 보호막은 현저한 내스크래치성 향상을 보였다. 또한 실리카 나노입자의 첨가에 따른 무기질 보호막의 경도 향상을 보였다. 그러나 실리카 나노입자가 2 wt% 이상 첨가됨에 따라 보호막의 경도가 감소함을 알 수 있었다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.4B
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• pp.646-680
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• 2000

In this paper, we discuss the design and implementation of a concurrency control manager for a main memory DBMS(MMDBMS). Since an MMDBMS, unlike a disk-based DBMS, performs all of data update or retrieval operations by accessing main memory only, the portion of the cost for concurrency control in the total cost for a data update or retrieval is fairly high. Thus, the development of an efficient concurrency control manager highly accelerates the performance of the entire system. Our concurrency control manager employs the 2-phase locking protocol, and has the following characteristics. First, it adapts the partition, an allocation unit of main memory, as a locking granule, and thus, effectively adjusts the trade-off between the system concurrency and locking cost through the analysis of applications. Second, it enjoys low locking costs by maintaining the lock information directly in the partition itself. Third, it provides the latch as a mechanism for physical consistency of system data. Our latch supports both of the shared and exclusive modes, and maximizes the CPU utilization by combining the Bakery algorithm and Unix semaphore facility. Fourth, for solving the deadlock problem, it periodically examines whether a system is in a deadlock state using lock waiting information. In addition, we discuss various issues arising in development such as mutual exclusion of a transaction table, mutual exclusion of indexes and system catalogs, and realtime application supports.

• Transactions of the Korean Society of Mechanical Engineers A
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• v.40 no.1
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• pp.73-79
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• 2016

Higher circuit breaker safety standards can be obtained by increasing the sustaining time of the latching section. This time increase is achieved through velocity reduction after contacting when the closing mechanism operates. The potential for the re-closing phenomenon to occur is also reduced by obtaining time to return open latch. In this study, the sustaining time for the latching section was increased through cam profile optimization based on the displacement response of the moving parts. In addition, the existing performance velocity was also satisfied. A multibody dynamics model of the circuit breaker was developed using ADAMS. To validate the model, simulation results were compared to experiment results. Then, cam profile optimization was carried out using an optimal design program PIAnO. Design variables selected included the radial direction of the cam. Design sensitivity analysis was carried out by design section as well. As a result of optimization, the sustaining time for the latching section was increased.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.7
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• pp.27-38
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• 2016

This work proposes a 12b 30MS/s 0.18um CMOS SAR ADC based on low-power composite switching with an active die area of $0.16mm^2$. The proposed composite switching employs the conventional $V_{CM}$-based switching and monotonic switching sequences while minimizing the switching power consumption of a DAC and the dynamic offset to constrain a linearity of the SAR ADC. Two equally-divided capacitors topology and the reference scaling are employed to implement the $V_{CM}$-based switching effectively and match an input signal range with a reference voltage range in the proposed C-R hybrid DAC. The techniques also simplify the overall circuits and reduce the total number of unit capacitors up to 64 in the fully differential version of the prototype 12b ADC. Meanwhile, the SAR logic block of the proposed SAR ADC employs a simple latch-type register rather than a D flip-flop-based register not only to improve the speed and stability of the SAR operation but also to reduce the area and power consumption by driving reference switches in the DAC directly without any decoder. The measured DNL and INL of the prototype ADC in a 0.18um CMOS are within 0.85LSB and 2.53LSB, respectively. The ADC shows a maximum SNDR of a 59.33dB and a maximum SFDR of 69.83dB at 30MS/s. The ADC consumes 2.25mW at a 1.8V supply voltage.