• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.10a
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• pp.639-642
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• 2009

When the graphics accelerator for high-quality multimedia content design, hardware verification environment, easy and accurate performance evaluation in an embedded device is required. To work around this is not verified through the simulation waveform analysis to determine the actual calculated graphic images has designed a software rasterizer. Rasterizer is designed for Windows-based environment using the C language implementation of rasterization has a function at each step. Vertex data is entered and the results were verified.

• Proceedings of the Korean Information Science Society Conference
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• 1999.10c
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• pp.9-11
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• 1999

3차원 그래픽 랜더링 파이프라인(3D Graphics Rendering Pipeline)은 크게 지오메트리 프로세싱(Geometry Processing)과 레스터라이제이션(Rasterization)으로 구성되어 있다. 본 논문에서는 래스터라이저와 프레임버퍼사이의 대역폭으로 인한 병목점을 분석하고, 그 한계를 극복해 낼 수 있도록 프로세서 메모리 집적구조를 이용하여 랜더링 시스템을 설계, 성능 분석한다. 프레임버퍼의 집적으로 인한 메모리 대역폭을 이용하기 위해, 각 픽셀 처리에 필요한 로직을 포함하는 SIMD 타입의 픽셀 처리 프로세서가 메모리 어레이와 밀결합(tightly coupled)된다. 제안하는 구조는 래스터라이저 로직과 프레임 버퍼가 단일 칩으로 구성되었고, 텍스쳐 매핑, 범프 매핑, 안티알리아싱, 깊이 버퍼를 지원하며 초당 5백만 이상의 삼각형을 처리할 수 있는 고성능 랜더링 시스템이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2009.05a
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• pp.221-224
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• 2009

본 논문에서는 OpenVG Specification에서 제안한 파이프라인을 기능별, 혹은 연산별로 그룹화 하여 하드웨어 구현에 적합한 새로운 파이프라인을 제안하였다. 래스터라이저에서는 스캔라인 알고리즘과 엣지 플래그 알고리즘의 장점들을 포함하는 스캔라인 엣지 플래그 알고리즘을 구현하여 적용하였으며, Non-Zero 룰을 만족하기 위해 엣지의 방향에 따라 Winding 횟수를 기록하기 위한 추가 버퍼를 이용하였다. 또한, 래스터라이저는 안티 앨리어싱을 위해 슈퍼 샘플링 과정을 수행한다. 액티브 엣지 생성 시 클리핑을 동시에 수행하여 이후 과정에서의 불필요한 연산을 줄였고, 액티브 엣지들의 정렬을 수행하지 않는 방법을 사용하여 처리 속도를 향상 시켰다. 본 연구에서 설계된 OpenVG Rasterizer는 크로노스 그룹에서 제공하는 샘플 이미지들을 사용하여 검증하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.05a
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• pp.313-315
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• 2010

In this paper, we describe research results of developing hardware rasterizer that is applicable to mobile 3D graphics system, designed in SIMD architecture and verified in FPGA. Tile-based scan conversion unit is designed like SIMD architecture running four tiles simultaneously and each tile traverses pixels hierarchical in 3-level so that visiting counts is minimized. As experimental results, $8{\times}8$ is the most efficient size of tile and the last step of tile traversing is performed on $2{\times}2$ sized subtile. The rasterizer supports flat shading and gouraud shading and texture mapper supports affine mapping and perspective corrected mapping. Also, texture mapper supports point sampling mode and bilinear interpolating sampling mode and two types of wrapping modes and various blending modes. The rasterzer operates as 120Mhz on xilinx vertex4 $l{\times}100$ device. To easy verification, texture memory and frame buffer are generated as block rom and block ram.

• The Transactions of the Korea Information Processing Society
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• v.3 no.2
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• pp.407-415
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• 1996

This paper introduces two schemes to improve the frame buffer access bandwidth. The first scheme suggests a rasterizer called SBUFRE that has Span Z Buffer and Span Z＆ Color Buffer within a rasterizer. The second scheme suggests a ZDRAM that has Z-value comparator within the DRAM. These schemes are to convert read- modify-write Z buffer compare into single write only operation that improves approximately 50% frame buffer access bandwidth.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.04a
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• pp.293-298
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• 2000

최근 3차원 그래픽스 분야는 기존의 단순 이미지의 처리가 아닌 보다 나은 화질과 보다 많은 기법의 도입이 요구되어 지고 있다. 이에 본 논문에서는 가장 기본적인 실감영상의 표현 기법인 텍스쳐 매핑 기법에 대하여 논하였고, 3차원의 객체 공간에서 2차원의 스크린 공간으로의 변환으로 인해 생길 수 있는 문제점과 렌더링 알고리즘에 대해 분석하였으며, 이에 부합하는 렌더링 시스템을 설계, 분석하였다. 또한 본 시스템은 고성능 3차원 그래픽 처리를 위하여 채택되어지고 있는 프로세서-메모리 집적 방식을 이용, 래스터라이징 유닛과 프레임버퍼를 단일 칩으로 구성하여 렌더링과 텍스쳐 매핑 과정에서 발생할 수 있는 지연현상을 제거하였다.

• The KIPS Transactions:PartA
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• v.13A no.4 s.101
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• pp.305-316
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• 2006

Current rendering processors are organized mainly to process a triangle as fast as possible and recently parallel 3D rendering processors, which can process multiple triangles in parallel with multiple rasterizers, begin to appear. For high performance in processing triangles, it is desirable for each rasterizer have its own local pixel cache. However, the consistency problem may occur in accessing the data at the same address simultaneously by more than one rasterizer. In this paper, we propose a parallel rendering processor architecture resolving such consistency problem effectively. Moreover, the proposed architecture reduces the latency due to a pixel cache miss significantly. For the above two goals, effective memory organizations including a new pixel cache architecture are presented. The experimental results show that the proposed architecture achieves almost linear speedup at best case even in sixteen rasterizers.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2008.05a
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• pp.298-301
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• 2008

Vector Graphics describes an image with mathematical statements instead of pixel information, Which enables easy scalability without loss in image quality and usually results in a much smaller file size compared with bitmap images. In this paper, we propose Vector Graphics Rasterizer for mobile device with scan-line edge flag algorithm. Proposed Vector Graphics Accelerator was verified with OpenVG 2D Vector image. The estimated performance of proposed Accelerator is 5 frame per second with Tiger image.

• Proceedings of the Korea Information Processing Society Conference
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• 2000.10b
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• pp.1637-1640
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• 2000

최근 3 차원 그래픽스 분야에서 실감 영상 지원 요구에 따라 객체를 이루는 데이터의 수가 기하급수적으로 증가하게 되었다. 이에 고성능의 3 차원 그래픽 가속기에 대한 도입뿐만 아니라 가속기에서 처리될 데이터의 표현 및 여러 처리 방법들에 대한 연구도 요구되어지고 있다. 본 논문에서는 삼각형 스트림 기법을 이용하여 3 차원 그래픽 데이터를 효과적으로 표현할 수 있고, 이 기법의 특징을 이용하여 전체 시스템의 계산량을 줄일 수 있는 구조를 제안하였다. 즉 제안하는 구조는 3차원 그래픽 가속기의 뒷 단인 래스터라이저의 삼각형 셋업 부에 공통 변 버퍼를 두어 인접한 삼각형 들 간에 공유되는 변들의 정보를 재 사용하도륵 하였다. 이 구조는 공통 변 버퍼를 사용하지 않는 기존의 구조와 비교했을 경우 최대 31.8%의 수행 성능 향상을 보여준다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.11 no.11
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• pp.2107-2115
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• 2007

In this paper, the scan conversion processor which converts the triangle represented by three vertices into pixel-level screen coordinates, depth coordinate, and color data is designed. The processor adopts scan-line algorithm which decomposes triangle into horizontal spans and then transforms the span into pixel data. By supporting top-left filling convention, it ensures that triangles that share an edge do not produce any dropouts or overlaps between adjacent polygons. It consists of about 21,400 gates and its maximum operating frequency is about 80 Mhz under 0.35um CMOS technology. Because its maximum pixel rate is about 80 Mpixels/sec, it can be applicable to mobile graphics application.