• 디지털산업정보학회논문지
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• 제8권1호
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• pp.41-46
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• 2012

In this paper, An efficient circuit design algorithm considering constraint is proposed. The proposed algorithm sets up in time constraint and area constraint, power consumption constraint for a circuit implementation. First, scheduling process for time constraint. Select the FU(Function Unit) which is satisfied with time constraint among the high level synthesis results. Analyze area and power consumption of selected FUs. Constraint set for area and power constraint. Device selection to see to setting condition. Optimization circuit implementation in selected device. The proposed algorithm compared with [7] and [8] algorithm. Therefore the proposed algorithm is proved an efficient algorithm for optimization circuit implementation.

• 디지털산업정보학회논문지
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• 제17권2호
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• pp.13-20
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• 2021

Placement is a very important step in the VLSI physical design process. It is the problem of placing circuit modules to optimize the circuit performance and reliability of the circuit. It is used at the layout level to find strongly connected components that can be placed together in order to minimize the layout area and propagation delay. The most popular algorithms for circuit placement include the cluster growth, simulated annealing, integer linear programming and genetic algorithm. In this paper we propose a adapted genetic algorithm searching solution space for the placement problem, and then compare it with simulated annealing and genetic algorithm by analyzing the results of each implementation. As a result, it was found that the adaptive genetic algorithm approaches the optimal solution more effectively than the simulated annealing and genetic algorithm.

• 한국음향학회지
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• 제15권5호
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• pp.13-20
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• 1996

현재 신경회로망의 구현에 관한 여러 가지 연구가 진행되고 있으며, 이들 중 신경회로망의 VLSI 구현에 대한 연구가 매우 활발하다. 디지털 신경회로망은 느린 처리속도와 넓은 면적을 차지하는 점이 주요 단점으로 지적되는데 본 논문에서는 neural cell을 곱셈과 덧셈을 Binary Convolution 기법과 Counter를 사용하여 설계함으로써 속도를 높이고 단위 뉴런의 소요 Tr수를 줄여 그 소요 면적을 줄이도록 하였다. 본 cell의 구조를 이용하여 layer당 16개씩의 cell을 가지는 3-layer neural network을 구성하였을 경우 0.8${\mu}$ standard cell 설계시 50MHz까지 동작하였으며 26MCPS의 동작을 확보하였다.

• 융합보안논문지
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• 제7권1호
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• pp.29-34
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• 2007

본 논문에서는 디지털 콘텐츠의 저작권을 보호하기 위하여 공모공격에 강인한 BIBD 기반의 불법공모방지코드를 설계하였다. 또한 핑거프린트 정보는 디지털 콘텐츠의 전송 중 외부 공격 및 잡음 등에 의해 손실이 발생할 수 있는데 이러한 점을 개선하기 위하여 홉필드 신경회로망을 이용하여 손실이 발생한 코드를 정정할 수 있는 핑거프린트 알고리즘을 제안하였다. 제안된 알고리즘은 크게 선형 공모 공격에 강인성을 가지는 BIBD 기반의 불법공모방지코드 설계와 외부공격에 의해 발생한 에러비트를 정정하기 위한 피드백형 연상메모리방식의 홉필드 신경회로망으로 구성되어있다. 실험 결과 BIBD 기반의 불법공모방지코드는 평균화 선형 공모공격에 대해 100% 공모코드 검출이 이루어졌으며 에러비트 정정을 위해 설계한 (n, k) 코드를 사용한 홉필드 신경회로망은 2비트 이내의 에러비트를 정정할 수 있음을 확인하였다. 결과적으로 제안된 알고리즘은 평균화 공모공격 및 공모코드에 에러비트가 발생되었을 때 공모자를 정확히 검출할 수 있음을 확인하였다.

• 한국정보통신학회논문지
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• 제8권7호
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• pp.1442-1447
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• 2004

본 논문에서는 HDD나 LAN 둥에 응용하기 위하여 아날로그 신호와 디지털 신호를 동시에 처리하는 VLSI의 내장용 회로로 사용하기에 적합한 CMOS 6-비트 폴딩-인터폴레이팅 AD 변환기를 설계하였다. 고속 데이터 통신에 사용하기 위하여 VLSI에 내장되는 아날로그 회로는 작은 칩의 크기와 적은 소비전력, 빠른 데이터 처리속도를 필요로 한다. 제안한 폴딩-인터폴레이팅 AD 변환기는 서로 다른 원리로 동작하는 2 개의 폴더를 캐스케이드로 결합하여 전압비교기와 인터폴레이션 저항의 개수를 현저히 줄일 수 있으므로 내장형 AD 변환기의 설계에 많은 장점을 제공한다 설계 공정은 0.25${\mu}m$ double-poly 2 metal n-well CMOS 공정을 사용하였다. 모의실험결과 2.5V 전원전압을 인가하고 500MHz의 샘플링 주파수에서 27mW의 전력을 소비하였으며 INL과 DNL은 각각 $\pm$0.lLSB, $\pm$0.15LSB이고 SNDR은 10MHz 입력신호에서 42dB로 측정되었다.

• 한국정보통신학회논문지
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• 제14권12호
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• pp.2642-2648
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• 2010

본 논문은 해상용 VHF 디지털 모뎀의 구성요소 중 하나인 방향성 결합기 및 정류회로의 설계에 관한 것이다. 모뎀을 통해 송신되는 전력을 모니터링하기 위해, 송신 신호의 일부를 추출하는 방향성 결합기와, 결합된 RF 신호에 비례하는 DC 전압을 만들어내는 정류회로를 설계 제작하였다. 160 MHz 대역에서 25 dB 이상의 지향성을 갖는 평행 결합 선로 결합기를 구현하여, 모뎀 송신 전력이 1 W ~ 25 W로 변할 때 정류회로의 출력 전압이 약 0.85 V ~ 1.6 V로 선형적으로 변하는 것을 확인하였다. 제안된 결합기 및 정류회로는 해상용 VHF 디지털 모뎀에 유용하게 사용될 것으로 기대된다.

• 한국전자파학회논문지
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• 제18권5호
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• pp.530-538
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• 2007

본 논문에서는 표준 디지털 0.18 ${\mu}m$ CMOS 공정을 기반으로 하는 RF 집적회로 설계를 위해 인덕터 라이브러리를 개발하였다. 개발된 인덕터 라이브러리에는 일반적인 표준(standard) 구조의 인덕터를 비롯하여, PGS(Patterned Ground Shield)를 적용하여 Q 지수를 향상시킨 인덕터, 금속선의 직렬 저항을 줄임으로써 Q 지수를 향상시킨 다층금속선(multilayer) 인덕터, 같은 면적에서 높은 인덕턴스 구현에 유리한 적층형(stacked) 인덕터 등을 포함한다. 본 논문에서는 각 인덕터 구조에 대하여 측정 결과와 3차원 전자기파 시뮬레이션 결과를 바탕으로 한 특성 해석 및 비교 분석을 하였고, 각 구조에 대한 등가회로 모델 확립 및 추출 과정도 연구하였다. 본 연구의 결과를 바탕으로 여러 설계 요구 사항을 만족시키는 최적의 인덕터 설계가 가능해졌으며 표준 CMOS 공정을 이용하는 저가의 RF 집적회로 개발이 가능해진다.

• 한국전자파학회논문지
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• 제23권7호
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• pp.784-790
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• 2012

본 논문에서는 UWB의 6~10 GHz 주파수 대역을 위한 디지털 방식의 CMOS UWB 펄스 발생기를 제안하였다. 제안된 펄스 발생기는 매우 적은 전력 소모와 간단한 구조로 설계 및 구현되었다. 이 펄스 발생기는 가변되는 shunt capacitor 방식으로 구성된 CMOS delay line을 사용하여 중심 주파수를 제어할 수 있게 하였고, Gaussian Pulse Shaping 회로를 이용하여 FCC 등에서 제시하는 UWB 스펙트럼 규정을 만족할 수 있도록 설계하였다. 측정결과, 가변 가능한 중심 주파수는 4.5~7.5 GHz까지 자유롭게 조절이 가능하였고, 펄스의 폭은 대략 1.5 ns였다. 그리고 10 MHz의 PRF 조건에서 310 mV pp의 크기의 펄스 신호를 보여주었다. 회로는 0.13 um CMOS 공정으로 제작되었고, 코어의 크기는 $182{\times}65um^2$로 매우 작은 크기로 설계되었으며, 평균 소모 전력은 1.5 V 전원을 사용하는 출력 buffer에서 11.4 mW를 소모하고, 이를 제외한 코어에서는 0.26 mW의 매우 작은 전력을 소모하고 있다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2008년도 추계종합학술대회 B
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• pp.571-574
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• 2008

본 논문에서는 개선된 회로를 적용한 $256{\times}256$ 픽셀 저항형 지문센서를 제안하고 있다. 단위 픽셀 수준의 센싱 회로는 가변적인 전류를 전압으로 변환하여 이진 디지털 신호로 만든다. 정전기에 효과적으로 대처할 수 있는 인접 픽셀 간 전기적 차폐 레이아웃 구조를 제안하고 있다. 전체회로는 단위 센서 회로를 확장하여 ASIC 설계방식을 통하여 설계한 뒤 로직 및 회로에 대하여 모의실험을 하였다. 전체회로는 $0.35{\mu}m$ 표준 CMOS 공정규칙을 적용하여 센서블록은 전주문 방식을 적용하고 전체 칩은 자동배선 틀을 이용하여 반주문 방식으로 레이아웃을 실시하였다.

• 한국전자파학회논문지
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• 제18권1호
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• pp.90-95
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• 2007

LDR(Low Date Rate) UWB(Ultra Wide Band) 시스템에서 chaotic 신호를 이용한 OOK(On Off Keying) 통신 방법이 선택적 사항으로 채택되어 있다. 이 시스템에서 중요 회로 중에 하나인 chaotic 신호 발생 회로는 현재 대부분 아날로그 형태의 피드백 구조를 이용하고 있으나, 아날로그 형태의 피드백 구조는 공정 변화에 대한 취약점이 있어 양산성에 어려움이 있다. 이를 해결하기 위해 본 논문에서는 0.18 um CMOS 공정을 이용하여 디지털 구조의 PN-sequence를 응용하여 중심 주파수 4 GH에서 2 GHz의 대역폭을 갖는 Quasi-chaotic 신호 발생 회로를 설계 및 검증하였다.