• 한국정보통신학회논문지
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• 제12권4호
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• pp.730-736
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• 2008

기존의 크리스탈 주파수 발진기는 주파수를 자유롭게 변경하지 못할 뿐만 아니라 이들 사이의 동기화에 대한 어려움이 존재한다. 이를 극복하는 새로운 디지털 복조 회로(DDC; Digital Demodulation Circuit) 시스템을 제안하고 이를 구현하였다. 구현한 디지털 복조 회로는 소수점 두 자리까지 자유롭게 주파수를 생성할 수 있다. 또한 레이저 거리 계측기에서 사용하는 많은 소자들이 요구하는 주파수 클록 생성과 오차 저감이 가능하여 고정밀 거리 측정이 가능한 시스템에 적용할 수 있다.

• 한국전자파학회논문지
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• 제15권10호
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• pp.952-960
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• 2004

다양한 디지털 변복조 기술 중에서 PSK(Phase Shift Keying) 변조방식은 보편적으로 사용되는 송신 방식이다. 특히 CDMA 시스템에 이용되는 PSK 방식은 부호 오율 및 대역폭 양면에서 우수하다. 본 연구에서 사용하는 DSP 기술은 소프트웨어만을 이용하는 기술로 부가적인 하드웨어 없이 새로운 여러 가지의 송수신모드를 제공할 수 있다. 본 논문에서는 기존의 복잡한 아날로그 회로를 이용한 PSK계열의 BPSK복조기와 QPSK복조기 대신, DSP 기술을 기반으로 한 M-ary PSK(M=2, 4)복조기를 구현한다. 또한, 기존의 PSK복조기의 경우 아날로그 PLL의 동기포착 회로를 이용하여 동기를 확보하였으나, 동기회로 없이 프로그램을 사용하여 PSK신호를 복조하는 알고리즘을 제안한다. DSP는 TMS320C6203을 이용하였으며, DSP 장비에 프로그램을 에뮬레이션 시킨 후의 결과 파형을 DSP 개발툴인 code builder를 사용하여 graph view 창을 통해 확인했다. 그 결과 복조파형은 기존의 복잡한 아날로그 회로와 동일한 성능으로 정확히 신호를 복조할 수 있으며, 어떠한 주변장치를 사용하지 않고, 소프트웨어만으로 다양한 레벨의 변조파형을 복조함을 확인한다.

• 대한전자공학회논문지TC
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• 제37권3호
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• pp.1-8
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• 2000

본 논문에서는 현재 이동통신 시스템의 한 형태로 단말기의 하드웨어 구현이 간단하고 IC제작이 경제적 이어서 무선호출시스템 등에 많이 사용되고 있는 FSK 신호 복조를 위한 Quadrature Detector의 디지털 시뮬레이션 모델을 구현하였다. Quadrature Detector는 아날로그 소자로서 입력신호의 주파수에 따라 다른 위상 변화값이 비선형적으로 출력되어 지금까지 시뮬레이션을 통한 정확한 시스템 특성 분석이 어려웠었다. 이에 본 논문에서는 Quadrature Detector를 이용한 FSK 신호의 복조과정을 전개하고 디지털 시뮬레이션 을 수행하여 최적 성능을 도출하였다. 먼저 Quadrature Detector의 시뮬레이션을 위해 RLC 탱크회로 (Tank Circuit)로 구성된 PSN(Phase Shift Network)의 아날로그 전달함수를 First Order Hold 이론을 이용하여 디지털 전달함수로의 등가변환을 유도하였다. 또한 4FSK신호에 대한 Quadrature Detector의 복조신호 출력 형태가 4-level 신호인데, 이를 2개의 비교기(Comparator)만을 사용할 경우 최적 성능을 얻기 위한 임계레벨 결정과 동작 파라메터 Q값 설정방법을 제안하였으며 BER 분석을 통해 검증하였다

• 한국정보통신학회논문지
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• 제7권2호
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• pp.194-200
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• 2003

본 논문에서는 주파수 도약 대역확산시스템에서 널리 적용되는 FSK복조기를 설계하고 실험 결과를 분석하였다. FSK 복조회로에 있어서 가장 중요한 부분인 ADPLL의 성능을 소프트웨어를 이용하여 분석하였다. 이 분석을 토대로 Altera사에서 제공하는 Maxplus-II 툴을 이용하여 각 구성 회로를 설계하였으며 EPM7064SLC44-10 chip으로 집적화 하였다. 시뮬레이션 결과와 구현된 회로의 특성을 비교 분석하였다. 결과에 있어서 PLL의 시상수는 약 2${\mu}\textrm{s}$의 차이가 발생하였다. 이 차이는 FSK복조회로에 있어서는 큰 영향을 주지 않는다. 실험결과를 보면 FSK 변조된 신호는 기준 신호와 위상 차가 180$^{\circ}$인 경우에도 설계된 회로에 의해 잘 복조 됨을 관찰할 수 있었다.

• 센서학회지
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• 제9권6호
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• pp.416-423
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• 2000

Sagnac 간섭계를 이용한 광섬유 음향 센서에서 음향 신호를 간단하면서도 효과적으로 복조할 수 있는 이중위상 천이 신호처리 기법을 제안하고 실험을 통하여 그 특성을 검증하였다. 이 기법을 사용하여 기존의 ${\pi}/2$ 위상 바이어스 복조 방식이 갖는 동적 범위의 이론적 한계를 근본적으로 제거하였다. 이 기법은 고주파의 위상 변조를 하지 않으므로 간단한 전자 회로만으로도 음향 신호의 복조가 가능하다. 또한 디지털 신호처리에 적합하며 다른 간섭계에도 적용이 가능하다.

• 한국통신학회논문지
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• 제23권9A호
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• pp.2141-2152
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• 1998

본 논문에서는 ISM 밴드 규정에의한 미약 전파를 사용하여 신뢰성 있는 데이터 전송을 할 수 있는 실내용 무선 모뎀을 설계하고 구현하였다. 동기식 BPSK 및 QPSK 변복조 방식에 의한 DS-SS(직접시퀀스대역확산) 신호 방식과 길쌍 부호 및 비터비 복호 방식을 사용하였다. RF 링크는 900 MHz 대역에서 FDD(Frequency Devision D Duplexing) 방식에 의한 변복조를 하였고 디지털 신호처리 회로는 ASIC화가 가능하도록 FPGA로 구현하였다. 자체 설계한 디지털 정합 필터와 결정 로직(decision logic)으로 구성된 새로운 구조의 동기 포착 및 추적 회로의 성능을 실험을 통해 확인하였으며, 이 모뎀을 PC의 RS-232C 포트에 접속한 전체 시스템을 실내 환경에서 운영하여 파일 전송이 가능함을 확인하였다.

• 한국정보통신학회논문지
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• 제11권4호
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• pp.773-778
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• 2007

디지털 위성방송의 복조단에서 사용되고 있는 동기 검파 방식의 QPSK복조기에서 복소 신호의 전송시 송신단과 수신단 사이의 반송파 위상이 동기 되지 않아서 위상차 ${\theta}$가 발생하면 복조된 심볼은 원래 전송 신호에 $e^{j{\theta}}$가 곱해진 형태로 변하게 된다. 이러한 복조기의 성능은 연산처리 비트수가 증가할수록 향상되는 반면 하드웨어의 복잡도가 증가하므로 복잡도와 시스템의 성능을 동시에 고려하여 비트수를 결정하여야 한다. 따라서 본 논문에서는 곱셈기 수를 줄임으로써 구현상의 복잡도를 감소시키고, lookup table을 사용하지 않는 조합 회로 구조로 설계하여 전력소모를 줄일 수 있었다.

• 한국통신학회논문지
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• 제14권1호
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• pp.11-21
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• 1989

본 논문에서는 디지털 신호처리를 이용한 가우시안 저역필터, 위상적분회로, D/A변환기와 보조회로를 사용하여 GMSK변조기를 구현하였다. 가우시안 기저대역 필터의 차단주파수 BbT를 변화시켜 비교적 좁은 전력스펙트럼을 관측하였다. 복조방식은 변별기방식을 사용하였고, Rayleigh fading조건과 가산성 백색 가우시안 잡음 조건에서 16Kbps의 의사랜덤 신호를 전송했을 때 BER 값의 이론치와 실험치를 비교하였다.

• 방송공학회논문지
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• 제9권4호
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• pp.357-370
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• 2004

본 논문에서는 ATSC 디지털 TV (DTV) 시스템의 등화형 동일 채널 중계기(Equalization Digital On-Channel Repeater)를 위한 복조, 등화, 그리고 재변조로 구성된 디지털 신호 처리(Digital Signal Processing: DSP) 기술들을 제안한다. EDOCR에서의 신호처리 과정에 의해 발생기는 시스템 지연은 기존 수신기의 수신 성능 저하를 야기할 수 있기 때문에 가능한 그 지연을 최소화 하여야 한다. 본 논문에서 제안한 DSP 기술들은 EDOCR의 성능 저하를 최소화 하면서 시간 지연을 줄일 수 있도록 하였다. 또한, 본 논문에서는 전산 실험을 통해 하드웨어 구현에 적합한 필터의 탭 수를 다양하게 제시한다.

• 한국통신학회논문지
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• 제25권1A호
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• pp.27-33
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• 2000

Gardner 알고리즘 PAM 통신 방식에서 대표적인 NDD (Non-Decision Directed) 심볼동기방식으로 사용되고 있으나, Multi-level PAM의 경우 패턴 노이즈가 증가하는 단점이 있으며 이를 보상하기 위해서는 진처리 필터를 이용하여 타이밍 지터를 감소시킬수 있다는 것이 알려져 왔다. 본 논문에서는 완전 디지털 256-QAM 복조기의 심볼 동기회로에서 채널의 rolloff 값이 낮은 값으로 대역 제한된 경우, 타이밍 지터의 양을 줄이고 PLL의 locking을 개선시키기 위해 전처리 필터를 사용한 NDD 알고리즘의 통계적 특성을 분석하고 이를 컴퓨터 시뮬레이션으로 검증하고 전처리 필터의 최적 파라미터 값을 도출한다.